- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號(hào)： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）） |
| 文件頁數(shù)： | 109/217頁 |
| 文件大小： | 686K |
| 代理商： | MT9071 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁當(dāng)前第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁
Preliminary Information
MT9071
109
Bit
Name
Functional Description
15
14
13
PR2
PR1
PR0
(101)
Primary Reference Source.
These three select bits determine the primary reference clock source
for the internal PLL. The clock frequency at the selected reference source must match the PLL
frequency selection.
PR2
PR1
PR0
Primary Reference Source
0
0
0
RXCK[0]
0
0
1
RXCK[1]
0
1
0
RXCK[2]
0
1
1
RXCK[3]
1
0
0
ESYN
1
0
1
CKb
1
1
0
FPb
1
1
1
Reserved
Secondary Reference Source.
These three select bits determine the secondary reference clock
source for the internal PLL. The clock frequency at the selected reference source must match the
PLL frequency selection.
SR2
SR1
SR0
Secondary Reference Source
0
0
0
RXCK[0]
0
0
1
RXCK[1]
0
1
0
RXCK[2]
0
1
1
RXCK[3]
1
0
0
ESYN
1
0
1
CKb
1
1
0
FPb
1
1
1
Reserved
PLL Frequency Selection.
These two select bits determine the input reference clock frequency for
the internal PLL.The clock frequency at the selected reference source must match the PLL
frequency selection.
FS2
FS1
PLL Input Frequency
0
0
Reserved
0
1
8kHz
1
0
1.544MHz
1
1
2.048MHz
When CKb is selected as a reference source, the clock rate at the CKb pin is divided down to
2.048MHz (CKb/2 in 2Mb/s mode and CKb/8 in 8Mb/s mode). After changing these bits, the PLL
reset bit (Table 70, “T1 & E1 Global Mode Control - R/W Address 900,” on page 106) should be
toggled.
PLL Mode Selection.
These two select bits determine the mode of operation of the internal PLL.
MS2
MS1
PLL Operating Mode
0
0
Normal
0
1
Holdover
1
0
Freerun
1
1
Reserved
When CKb is selected as a reference source, the clock rate at the CKb pin is divided down to
2.048MHz; CKb/2 in 2Mb/s mode and CKb/8 in 8Mb/s mode.
Reference Select.
When low, the primary reference source is used as the timing source to the
PLL. When high, the secondary reference is used as the timing source to the PLL.
TIE Circuit Reset.
When low, the PLL time interval error correction circuit is reset, resulting in a re-
alignment of input phase and output phase.
TIE Circuit Enable.
When high, the PLL time interval error correction circuit is enabled for mode
switches from Primary Holdover to Primary Normal. When low, it is disabled.
Buss Mode.
When zero, the device is in Bus Sync mode, the bi-directional CK and FP pins are
inputs. When one, the device is in PLL Sync mode, the bi-directional CK and FP pins are outputs.
For a detailed description of these modes refer to Section 3.0 Timing.
Table 73 - T1 & E1 Global Timing Control - R/W Address 905
12
11
10
SR2
SR1
SR0
(000)
9
8
FS2
FS1
(11)
7
6
MS2
MS1
(00)
5
RSEL
(0)
TIER
(1)
TIEE
(1)
BUSM
(0)
4
3
2
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PDF描述 |
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