- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) PDF資料下載
參數(shù)資料
| 型號(hào)： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調(diào)節(jié)器（集成四個(gè)獨(dú)立幀調(diào)節(jié)器）） |
| 文件頁(yè)數(shù)： | 140/217頁(yè) |
| 文件大小： | 686K |
| 代理商： | MT9071 |
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MT9071
Preliminary Information
140
Bit
Name
Functional Description
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
SLC15
SLC14
SLC13
SLC12
SLC11
SLC10
SLC9
SLC8
SLC7
SLC6
SLC5
SLC4
SLC3
SLC2
SLC1
SLC0
(0000 0000 0000
0000)
Loss of Basic Frame Synchronization Counter.
These bits make up a counter which is
incremented for each 125us period in which basic frame synchronization (BSYNC=1
detailed in Table 105 - E1 Synchronization & CRC-4 Remote Status - R Address Y10) is
lost. SLC0 is the least significant bit (LSB). This counter is cleared with either:
a) An overflow
b) A hard reset (RESET pin)
c) A unique soft reset (RST bit detailed in Table 85 - E1 DL, CCS, CAS and Other Control
- R/W Address Y03)
d) A global soft reset (RSTC bit detailed in Table 70 - T1 & E1 Global Mode Control - R/W
Address 900)
e) A counter clear (CNCLR bit detailed in Table 85 - E1 DL, CCS, CAS and Other Control
- R/W Address Y03)
f) A basic frame synchronization to a loss of basic frame synchronization state transition
(BSYNC bit detailed in Table 105 - E1 Synchronization & CRC-4 Remote Status - R
Address Y10)
Or, this counter may be set by writing the desired value to it.
Table 117 - E1 Loss of Basic Frame Sync Counter - R/W Address Y16
Bit
Name
Functional Description
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
BEC15
BEC14
BEC13
BEC12
BEC11
BEC10
BEC9
BEC8
BEC7
BEC6
BEC5
BEC4
BEC3
BEC2
BEC1
BEC0
(0000 0000 0000
0000)
Framing Bit Error Counter.
These bits make up a counter which is incremented for
each error in the received frame pattern. In ESF mode the ESF framing bits are
monitored. In D4 mode Fs bits may be monitored as well as Ft bits. The count is only
active if the framer is in synchronization. BEC0 is the least significant bit (LSB). This
counter is cleared with either:
a) An overflow
b) A hard reset (RESET pin)
c) A unique soft reset (RST bit detailed in Table 178 - T1 Interrupt and I/O Control - R/W
Address YF1)
d) A global soft reset (RSTC bit detailed in Table 70 - T1 & E1 Global Mode Control - R/
W Address 900)
e) A counter clear (CNCLR bit detailed in Table 178 - T1 Interrupt and I/O Control - R/W
Address YF1)
f) By the one second timer bit when in automatic counter clear mode (ACCLR bit
detailed in Table 178 - T1 Interrupt and I/O Control - R/W Address YF1)
Or, this counter may be set by writing the desired value to it.
Table 118 - T1 Framing Bit Error Counter - R/W Address Y17
相關(guān)PDF資料 |
PDF描述 |
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