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參數(shù)資料
| 型號： | MC68HC08LT8CFGE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 4 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, 1.40 MM THICKNESS, 0.80 MM PITCH, ROHS COMPLIANT, MS-026BCB, LQFP-44 |
| 文件頁數(shù)： | 88/156頁 |
| 文件大小： | 1107K |
| 代理商： | MC68HC08LT8CFGE |
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SIM Bus Clock Control and Generation
MC68HC08LT8 Data Sheet, Rev. 1
Freescale Semiconductor
37
4.2 SIM Bus Clock Control and Generation
The bus clock generator provides system clock signals for the CPU and peripherals on the MCU. The
system clocks are generated from an incoming clock, CGMXCLK as shown in Figure 4-3. This clock can
come from either the oscillator module or from the on-chip PLL. (See Chapter 5 Oscillator (OSC).)
Figure 4-3. SIM Clock Signals
4.2.1 Bus Timing
In user mode, the internal bus frequency is either the oscillator output (CGMXCLK) divided by four.
4.2.2 Clock Start-up from POR or LVI Reset
When the power-on reset module or the low-voltage inhibit module generates a reset, the clocks to the
CPU and peripherals are inactive and held in an inactive phase until after the 4096 CGMXCLK cycle POR
timeout has completed. The RST pin is driven low by the SIM during this entire period. The IBUS clocks
start upon completion of the timeout.
4.2.3 Clocks in Stop Mode and Wait Mode
Upon exit from stop mode by an interrupt, break, or reset, the SIM allows CGMXCLK to clock the SIM
counter. The CPU and peripheral clocks do not become active until after the stop delay timeout. This
timeout is selectable as 4096 or 32 CGMXCLK cycles. (See 4.6.2 Stop Mode.)
$FE04
Interrupt Status Register 1
(INT1)
Read:
IF6
IF5
IF4
IF3
IF2
IF1
0
Write:
RRRRRRRR
Reset:
00000000
$FE05
Interrupt Status Register 2
(INT2)
Read:
0000
IF10
IF9
IF8
IF7
Write:
RRRRRRRR
Reset:
00000000
$FE06
Interrupt Status Register 3
(INT3)
Read:
000000
IF16
0
Write:
RRRRRRRR
Reset:
00000000
= Unimplemented
R
= Reserved
Addr.
Register Name
Bit 7
654321
Bit 0
Figure 4-2. SIM I/O Register Summary (Continued)
÷ 2
BUS CLOCK
GENERATORS
SIM
SIM COUNTER
OSCXCLK
CGMXCLK
OSC
÷ 2
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