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參數(shù)資料
| 型號(hào)： | MC68HC08LT8CFGE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 4 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, 1.40 MM THICKNESS, 0.80 MM PITCH, ROHS COMPLIANT, MS-026BCB, LQFP-44 |
| 文件頁數(shù)： | 28/156頁 |
| 文件大?。?/td> | 1107K |
| 代理商： | MC68HC08LT8CFGE |
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LVI Status Register
MC68HC08LT8 Data Sheet, Rev. 1
Freescale Semiconductor
123
13.3.3 Voltage Hysteresis Protection
Once the LVI has triggered (by having VDD fall below VTRIPF), the LVI will maintain a reset condition until
VDD rises above the rising trip point voltage, VTRIPR. This prevents a condition in which the MCU is
continually entering and exiting reset if VDD is approximately equal to VTRIPF. VTRIPR is greater than
VTRIPF by the hysteresis voltage, VHYS.
13.3.4 LVI Trip Selection
The trip point selection bits, LVISEL[1:0], in the CONFIG2 register select whether the LVI is configured
for 5V or 3 V operation. (See Chapter 3 Configuration Register (CONFIG).)
NOTE
The MCU is guaranteed to operate at a minimum supply voltage. The trip
point (VTRIPF [5V] or VTRIPF [3V]) may be lower than this. (See
Chapter 16 Electrical Specifications for the actual trip point voltages.)
13.4 LVI Status Register
The LVI status register (LVISR) controls LVI interrupt functions and indicates if the VDD voltage was
detected below the VTRIPF level.
LVIOUT — LVI Output Bit
This read-only flag becomes set when the VDD voltage falls below the VTRIPF trip voltage
(see Table 13-1). Reset clears the LVIOUT bit.
LVIIE — LVI Interrupt Enable Bit
This read/write bit enables the LVIIF bit to generate CPU interrupt requests. Reset clears the LVIIE bit.
1 = LVIIF can generate CPU interrupt requests
0 = LVIIF cannot generate CPU interrupt requests
Address:
$FE0F
Bit 7
6
54
321
Bit 0
Read:
LVIOUT
LVIIE
LVIIF
0
000
0
Write:
LVIIACK
Reset:
00
000
0
= Unimplemented
Figure 13-2. LVI Status Register (LVISR)
Table 13-1. LVIOUT Bit Indication
VDD
LVIOUT
VDD > VTRIPR
0
VDD < VTRIPF
1
VTRIPF < VDD < VTRIPR
Previous value
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