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參數(shù)資料
| 型號(hào)： | M32C |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機(jī) |
| 文件頁(yè)數(shù)： | 78/441頁(yè) |
| 文件大?。?/td> | 5170K |
| 代理商： | M32C |
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deveopmen
Power Saving
Rev.B2 for proof reading
Mitsubishi Microcomputers
M32C/83 group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
78
(3) Stop mode
All oscillation, main clock, subclock, and PLL synthesizer stop in this mode. Because the oscillation of
BCLK and peripheral clock stops in stop mode, peripheral functions such as the A-D converter, timer A
and B, serial I/O, intelligent I/O and watchdog timer do not function.
The content of the internal RAM is retained provided that V
CC
remains above 2.5V.
When changing to stop mode, the main clock division register (000C
16
) is set to
“
XXX01000
2
”
(division by
8 mode).
(a) Changing to stop mode
All clock stop control bit of system clock control register 1 (bit 0 at address 0007
16
)
0: Clock ON
1: All clocks off (stop mode)
Before changing to stop mode, set bit 7 of PLL control register 0 (address 0376
16
) to "0" to stop PLL.
Also, set bit 0 of VDC control register for PLL (address 0017
16
) to "1" to turn PLL circuit power off.
(b) The status of the ports in stop mode
Table 1.8.7 shows the status of the ports in stop mode.
(c) Exit from stop mode
Stop mode is cancelled by a hardware reset or interrupt. If a peripheral function interrupt is used to
cancel stop mode, set the following registers.
Interrupt priority set bits for exiting a stop/wait state of exit priority register (bits 0 to 2 at address 009F
16
) :RLVL0 to RLVL2
Set the same level as the flag register (FLG) processor interrupt level (IPL).
Interrupt priority set bits of interrupt control register (bits 0 to 2)
Set to a priority level above the level set by RLVL0 to RLVL2 bits
Interrupt enable flag of FLG register
I = 1
When exiting from stop mode using peripheral interrupt request, CPU operates the following BCLK
and the relevant interrupt routine is executed.
When subclock was set as BCLK before changing to stop mode, subclock is set to BCLK after
cancelled stop mode
When main clock was set as BCLK before changing to stop mode, the main clock division by 8 is set
to BCLK after cancelled stop mode.
Table 1.8.7. Port status during stop mode
Pin
Memory expansion mode
Microprocessor mode
Retains status before stop mode
Single-chip mode
Address bus, data bus, CS0 to CS3, BHE
RD, WR, WRL, WRH, DW, CASL, CASH
“
H
”
(Note)
________
“
H
”
(Note)
HLDA, BCLK
“
H
”
ALE
“
H
”
Port
Retains status before stop mode
CLK
OUT
When fc selected
When f
8
, f
32
selected
Note :When self-refresh is done in operating DRAM control, CAS and RAS becomes
“
L
”
.
“
H
”
Retains status before stop mode
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