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參數(shù)資料
| 型號(hào)： | M32C |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機(jī) |
| 文件頁數(shù)： | 191/441頁 |
| 文件大?。?/td> | 5170K |
| 代理商： | M32C |
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deveopmen
UARTi Special Mode Register
Rev.B2 for proof reading
Mitsubishi Microcomputers
M32C/83 group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
191
UARTi Special Mode Register 2 (UiSMR2:Addresses 0366
16
, 02E6
16
, 0336
16
, 0326
16
, 02F6
16
)
Bit 0 is the IIC mode select bit 2 (IICM2). Table 1.21.2 gives control changes by bit when the IIC mode
select bit is
“
1
”
. Start and stop condition detection timing characteristics are shown in Figure 1.21.4.
Always set bit 7 (start/stop condition control bit) to
“
1
”
.
Bit 1 is the clock synchronizing bit (CSC). When this bit is set to
“
1
”
, and the rising edge is detected at
pin SCLi while the internal SCL is High level, the internal SCL is changed to Low level, the baud rate
generator value is reloaded and the Low sector count starts. Also, while the SCLi pin is Low level, and
the internal SCL changes from Low level to High, baud rate generator stops counting. If the SCLi pin
is H level, counting restarts. Because of this function, the UARTi transmission-reception clock takes
the AND condition for the internal SCL and SCLi pin signals. This function operates from the clock half
period before the 1st rise of the UARTi clock to the 9th rise. To use this function, select the internal
clock as the transfer clock.
Bit 2 is the SCL wait output bit (SWC). When this bit is set to
“
1
”
, output from the SCLi pin is fixed to L
level at the clock
’
s 9th rise. When set to
“
0
”
, the Low output lock is released.
Bit 3 is the SDA output stop bit (ALS). When this bit is set to
“
1
”
, an arbitration lost is generated. If the
arbitration lost detection flag is
“
1
”
, then the SDAi pin simultaneously becomes high impedance.
Bit 4 is the UARTi initialize bit (STC). While this bit is set to
“
1
”
, the following operations are performed
when the start condition is detected.
1. The transmission shift register is initialized and the content of the transmission register is trans-
mitted to the transmission shift register. As such, transmission starts with the 1st bit of the next
input clock. However, the UARTi output value remains the same as when the start condition was
detected, without changing from when the clock is input to when the 1st bit of data is output.
2. The reception shift register is initialized and reception starts with the 1st bit of the next input
clock.
3. The SCL wait output bit is set to
“
1
”
. As such, the SCLi pin becomes Low level at the rise of the
9th bit of the clock.
When UART transmission-reception has started using this function, the content of the transmission
buffer available flag does not change. Also, to use this function, select an external clock as the transfer
clock.
Bit 5 is SCL wait output bit 2 (SWC2). When this bit is set to
“
1
”
and serial I/O is selected, an Low level
can be forcefully output from the SCLi pin even during UART operation. When this bit is set to
“
0', the
Low output from the SCLi pin is canceled and the UARTi clock is input and output.
Bit 6 is the SDA output disable bit (SDHI). When this bit is set to
“
1
”
, the SDAi pin is forced to high
impedance. To overwrite this bit, do so at the rise of the UARTi transfer clock. The arbitration lost
detection flag may be set.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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