- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377599 > L80227 (LSI CORP) 10BASE-T/100BASE-TX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX 以太網(wǎng)物理層處理器) PDF資料下載
參數(shù)資料
| 型號： | L80227 |
| 廠商： | LSI CORP |
| 元件分類： | 網(wǎng)絡(luò)接口 |
| 英文描述： | 10BASE-T/100BASE-TX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX 以太網(wǎng)物理層處理器) |
| 中文描述： | DATACOM, ETHERNET TRANSCEIVER, PQFP64 |
| 封裝： | LQFP-64 |
| 文件頁數(shù)： | 66/158頁 |
| 文件大小： | 1084K |
| 代理商： | L80227 |
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Draft 6/5/00
3-4
Signal Descriptions
Copyright 1999 by LSI Logic Corporation. All rights reserved.
TX_CLK
Transmit Clock Output
Transmit data from the controller on TXD, TX_EN, and
TX_ER is clocked in on the rising edge of TX_CLK and
OSCIN.
O
TXD[3:0]
Transmit Data Input
TXD[3:0] contain input nibble data to be transmitted on
the TP outputs, and they are clocked in on the rising
edge of TX_CLK and OSCIN when TX_EN is asserted.
I
TX_EN
Transmit Enable Input
TX_EN must be asserted HIGH to indicate that data on
TXD and TX_ER is valid. TX_ER is clocked in on the ris-
ing edge of TX_CLK and OSCIN.
I
TX_ER
Transmit Error Input
The TXER pin, when asserted, causes a special pattern
to be transmitted on the twisted-pair outputs in place of
normal data, and it is clocked in on the rising edge of
TX_CLK when TX_EN is asserted.
I
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