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參數(shù)資料
| 型號： | L64105 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | AUDIO/VIDEO DECODER |
| 中文描述： | 音頻/視頻解碼器 |
| 文件頁數(shù)： | 362/454頁 |
| 文件大?。?/td> | 4554K |
| 代理商： | L64105 |
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10-30
Audio Decoder Module
in
Section 10.9.2, “IEC958 Syntax.”
The output demultiplexer selects
either the output of the interface or the SPDIF_IN when the host selects
the S/P DIF Bypass Mode.
10.9.1 Biphase Mark Coding
To minimize the DC component on the transmission line, facilitate clock
recovery from the bitstream, and make the interface insensitive to the
polarity of connection, the bitstream is encoded in biphase marks.
Refer to
Figure 10.13
. BCLK, derived from an ACLK input in the Clock
Divider (see
Section 10.10, “Clock Divider”
), divides each data bit into
biphase marks. The S/P DIF BCLK rate is sample frequency x sample
resolution x 2 channels x 2 biphase marks/bit.
Each bit is represented by a symbol with two consecutive binary states,
1 bits by two opposite states and 0 bits by two equal states. The first
state of a symbol is always different from the second state of the
previous symbol. This forces the data stream to transition at least once
for every bit.
Figure 10.13 IEC958 Biphase Mark Representation
10.9.2 IEC958 Syntax
The IEC958 stream is organized into blocks of 192 frames with each
frame containing two subframes, one for each audio channel as shown
in
Figure 10.14
. The frame transmission rate is equal to the source
sampling frequency when the input audio source is sampled at 32, 44.1,
or 48 kHz. When the input data is 96-kHz Linear PCM samples, the
samples are decimated down to 48 kHz in the decoder for the S/P DIF
output.
BCLK
Data Clock
Encoded
Data
Biphase Mark
Output
1
0
0
1
1
0
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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