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參數(shù)資料
| 型號： | L64105 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | AUDIO/VIDEO DECODER |
| 中文描述： | 音頻/視頻解碼器 |
| 文件頁數(shù)： | 121/454頁 |
| 文件大小： | 4554K |
| 代理商： | L64105 |
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Memory Interface Registers
4-39
Figure 4.54
Register 193 (0x0C1)
Reserved
0
Clear this bit when writing to this register.
DMA Mode [1:0]
R/W [2:1]
Defines the state of the DMA Transfer Request (DREQn)
output signal per the following table.
During DMA transfers, the external DMA controller should
use the DREQn output signal to determine whether or not
another 64-bit word can be transferred.
DMA Idle:
This setting is used to hold DREQn
deasserted and prevent the external DMA controller from
transferring any data to or from SDRAM.
DMA Read:
The on-chip SDRAM controller continuously
fills the internal 8 x 64-bit DMA read FIFO with data read
from the specified SDRAM source address. The SDRAM
address is automatically incremented until the read FIFO
is near full. Separate FIFOs and address registers are
available for DMA and host reads. The DMA controller
can retrieve the next available read byte from the DMA
SDRAM Read Data register (Register 219,
page 4-47
).
During DMA Read Mode, DREQn is asserted only when
there are more SDRAM data words in the read FIFO for
reading.
DMA Write:
The DMA controller writes data to the DMA
SDRAM Write Data register (Register 220,
page 4-47
).
Every 8 bytes written are formed into a 64-bit word and
7
6
5
4
3
2
1
0
Reserved
DMA Transfer
Byte Ordering
Refresh Extend [1:0]
Host SDRAM
Transfer Byte
Ordering
DMA Mode [1:0]
Reserved
DMA Mode
[1:0]
Description
0b00
0b01
0b10
0b11
DMA Idle (DREQn = 1)
DMA Read (DREQn = read FIFO near empty)
DMA Write (DREQn = write FIFO near full)
Block Move (DREQn =1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| L7113SEC-H | T-1 3/4 (5mm) LED LAMP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| L64111QC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Digital Audio Decoder & Support |
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