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參數(shù)資料
| 型號(hào)： | L64105 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | AUDIO/VIDEO DECODER |
| 中文描述： | 音頻/視頻解碼器 |
| 文件頁(yè)數(shù)： | 185/454頁(yè) |
| 文件大?。?/td> | 4554K |
| 代理商： | L64105 |
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Register Access and Functions
5-9
5.3.3 Interrupt Registers
In addition to the SCR Compare/Capture events, the L64105 uses other
events (single cycle internal pulses occurring at a specific time) to tell the
host when critical items have happened in the decoder. These events are
needed in various systems to signal error conditions, channel buffer
conditions, A/V sync information, and general data flow through the
decoder. The events can be used as interrupts or simply as status
information.
Registers 0 through 4 (see
Chapter 4
) contain 34 status/interrupt bits.
These bits are set by the L64105 when their corresponding event occurs
and the INTRn interrupt output signal is asserted to the host if the event
is not masked.
Figure 5.7
shows the interrupt structure. The event sets an
interrupt/status bit in one of the host-accessible registers. If the interrupt
mask for that bit is not set by the host, the event is ORed with other
events to set one of the inaccessible IntReg registers. The outputs of
these registers are ORed and the result is inverted to assert the INTRn
output signal low.
Figure 5.7
Interrupt Structure
When the host detects INTRn asserted, it reads all of the interrupt/status
registers to determine the cause of the interrupt and take any necessary
action. The host read clears the interrupt/status bit but does not clear the
associated IntReg. To deassert INTRn, the host must set the Clear
Interrupt Pin bit in Register 6.
Event
Interrupt/
Status
Bit
“Sticky”
Mask
Bit
Int
Reg 1
Int
Reg 2
Other
Events
INTRn
Pin
Host Read
Status Register
Host Write
Mask Register
Host Clear
Interrupt Pin
“Sticky”
Interrupt
Other
Interrupt
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