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參數(shù)資料
| 型號(hào)： | L64105 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | AUDIO/VIDEO DECODER |
| 中文描述： | 音頻/視頻解碼器 |
| 文件頁數(shù)： | 33/454頁 |
| 文件大?。?/td> | 4554K |
| 代理商： | L64105 |
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Host Interface
2-3
2.2 Host Interface
BUSMODE
Host Controller Select Pin
This pin must be tied to VSS if the host CPU is an Intel
processor or to VDD if it is a Motorola processor. The
Intel processor uses two separate pins, READn and
WRITEn, for read and write transfers. The Motorola
processor uses a single read/write signal, READ.
Input
CSn
Chip Select
This active-LOW signal indicates an attempt by an
external host CPU to access the L64105 either for a read
or a write bus cycle. CSn must be asserted for the entire
read/write cycle and may held LOW for more than one
bus transaction.
Input
A[8:0]
Address
Nine-bit address input selects one of 512 internal
registers. The address value on these lines is latched on
the falling edge of READn in a read cycle and on the
falling edge of WRITEn in a write cycle in Intel mode.
Motorola mode uses a separate address strobe, ASn.
Input
ASn
Address Strobe
Active-LOW address strobe input. This signal is used in
Motorola mode to latch the address.
Input
D[7:0]
Host Data Bus
The host uses the D[7:0] bidirectional data bus to
program the L64105 and access status and bitstream
information during operation. During a read bus cycle,
D[7:0] carries valid information from an internal L64105
register. DTACKn/RDYn or WAITn indicate when the data
on the bus is valid. In write cycles, the data is latched by
the L64105 on the rising edge of DSn/WRITEn.
Bidirectional
DSn/WRITEn Data Strobe/Write Indicator
DSn - Motorola Mode
DSn indicates when the host strobes the data in or out of
the L64105. Read transactions start when DSn, CSn, and
ASn are all LOW. During a write cycle, the L64105
latches the data on the bus on the rising edge of DSn.
Input
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PDF描述 |
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參數(shù)描述 |
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