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參數(shù)資料
| 型號(hào)： | L64105 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | AUDIO/VIDEO DECODER |
| 中文描述： | 音頻/視頻解碼器 |
| 文件頁(yè)數(shù)： | 168/454頁(yè) |
| 文件大小： | 4554K |
| 代理商： | L64105 |
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4-86
Register Descriptions
Case IIA: The Linear PCM bitstream with a sampling
frequency of 96 kHz is selected and the external DAC
supports 96-kHz sampling frequency. ACLK_48 at a
multiple of 512 or 768 must be available and it must
be selected. Use divider code 0x5 for
ACLK = 768 * 48 or code 0x6 for ACLK = 512 * 48.
Case IIB: The Linear PCM bitstream with a sampling
frequency of 96 kHz is selected but the external DAC
does not support 96-kHz sampling frequency.
ACLK_48 must be available and it must be selected.
Set the Audio Decoder Mode Select field (Register
357, bits [7:5],
page 4-81
) to 0b101 to decimate the
output samples to 48 kHz. Use the 0x0 through 0x4
divider code that matches the ACLK_48 multiple.
Case III: The input sampling rate is 32 kHz but
ACLK_32 is not available. Select ACLK_48 and the
0xC through 0xF divider code that matches the
ACLK_48 multiple to derive the 32-kHz clocks from
ACLK_48.
Table 4.4
ACLK Divider Select [3:0] Code Definitions
ACLK Divider
Select [3:0]
ACLK
Input
S/P DIF Interface BCLK
DAC Interface BCLK
DAC A_ACLK
0x0
768 * Fs
128 * Fs = ACLK
÷
6
64 * Fs = ACLK
÷
12
256 * Fs = ACLK
÷
3
0x1
768 * Fs
128 * Fs = ACLK
÷
6
64 * Fs = ACLK
÷
12
384 * Fs = ACLK
÷
2
0x2
512 * Fs
128 * Fs = ACLK
÷
4
64 * Fs = ACLK
÷
8
256 * Fs = ACLK
÷
2
0x3
384 * Fs
128 * Fs = ACLK
÷
3
64 * Fs = ACLK
÷
6
384 * Fs = ACLK
÷
1
0x4
256 * Fs
128 * Fs = ACLK
÷
2
64 * Fs = ACLK
÷
4
256 * Fs = ACLK
÷
1
0x5
768 * 48
128 * 48 = ACLK
÷
6
64 * 96 = ACLK
÷
6
384 * 96 = ACLK
÷
1
0x6
512 * 48
128 * 48 = ACLK
÷
4
64 * 96 = ACLK
÷
4
256 * 96 = ACLK
÷
1
0x7–0xB
Not Used
0xC
768 * 48
128 * 32 = ACLK
÷
9
64 * 32 = ACLK
÷
18
384 * 32 = ACLK
÷
3
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