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參數(shù)資料
| 型號： | L64007 |
| 廠商： | LSI CORP |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 144/166頁 |
| 文件大小： | 1015K |
| 代理商： | L64007 |
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Draft 1/16/97
L64007 MPEG-2, DVB, JSAT Transport Demultiplexer Technical Manual
3-7
PRE.4 for Rev. D
Copyright 1997 by LSI Logic Corporation. All rights reserved.
is connected to the L64002 or L64005, this signal should
be pulled down.
3.5
AUX Port
Interface
AUXD[7:0]
AUX Data Port
Bidirectional
This bidirectional data bus can be programmed to provide
data transfer services in one of two modes. If pro-
grammed to the serial interface mode, the AUXD[7:0] are
output only and used to transfer selected transport pack-
ets coming from the PPU. Data on the AUXD[7:0] lines
can be latched on the LOW-to-HIGH transition of AVCLK
and when the AUXV signal is asserted. If programmed to
the parallel interface mode, this is a bidirectional bus that
transfers PES video and audio data in the same manner
as described in the A/V serial interface signals section. It
also allows the host processor to access the A/V decoder
device through the L64007. AUXD[7:0] are used as the
host processor data lines of the L64002.
AUXV
AUX Data Valid
Output
This active HIGH output signal indicates that AUX data is
valid on the AUXD[7:0] lines. LOW-to-HIGH transition of
AVCLK can be used to clock the data when AUXV is
active.
3.6
Channel
Decoder
Interface
CD[7:0]
Channel Data
Input
Input data on this bus comes from the channel decoder
device. The data is latched into the L64007 on the rising
edge of CDCLK if CDEN is asserted. The port can be
programmed to operate in serial or parallel mode. In par-
allel mode, all eight input lines are latched on the rising
edge of CDCLK. In serial mode, only the CD0 line is used
as data input, and it is latched on the rising edge of
CDCLK; all others are ignored.
CDCLK
Channel Data Clock
Input
The rising edge of this clock input from the channel
decoder latches CD[7:0] into the L64007 Channel
Decoder Interface.
CDEN
Channel Data Enable
Input
This active HIGH input signal indicates the presence of
valid channel data on the CD[7:0] input bus. Data can be
latched on the positive edge of CDCLK.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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