- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377001 > DSP56600 (飛思卡爾半導(dǎo)體(中國)有限公司) Implementing Viterbi Decoders Using the VSL Instruction on DSP Families PDF資料下載
參數(shù)資料
| 型號： | DSP56600 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Implementing Viterbi Decoders Using the VSL Instruction on DSP Families |
| 中文描述： | 維特比解碼器實(shí)現(xiàn)上使用DSP的家庭教學(xué)的VSL |
| 文件頁數(shù)： | 17/108頁 |
| 文件大小： | 726K |
| 代理商： | DSP56600 |
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The Viterbi Algorithm
IS-136
Viterbi Decoder Implementation
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Go to: www.freescale.com
2-3
2.1
IS-136
This section introduces the Viterbi algorithm through an example from industry: the
convolutional error correcting code used in IS-136, the TIA/EIA interim wireless
standard. Here it is shown how the algorithm is derived, and some typical
computational enhancements are introduced.
2.2
CONVOLUTIONAL ENCODING
The Viterbi algorithm can be usefully illustrated by implementing a convolutional code.
A convolutional encoder implementation in hardware is illustrated schematically in
Figure 2-1
. In order to illustrate the steps needed to implement Viterbi decoders in
general, this application report develops the assembly code needed to implement a
Viterbi algorithm decoder for this encoder.
Figure 2-1
Example Rate 1/2 Convolutional Encoder
In this figure, the square boxes represent a one-bit-wide shift register. Some shift register
outputs are connected to modulo 2 adders (i.e., parity generators). Every time one bit is
shifted into the input, two output bits are generated by the adders. Because we have
more output bits than input bits, we have redundancy. The redundant information can
be used to correct errors at the receiver.
S
1
S
0
S
2
S
3
S
4
1
D
D
2
D
3
D
4
D
5
F
Freescale Semiconductor, Inc.
n
.
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