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參數(shù)資料
| 型號(hào)： | DSP56366P |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 76/110頁 |
| 文件大?。?/td> | 1273K |
| 代理商： | DSP56366P |
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DSP56366 Technical Data, Rev. 3.1
3-50
Freescale Semiconductor
3.13
Serial Host Interface (SHI) I
2
C Protocol Timing
Table 3-20 SHI I
2
C Protocol Timing
No.
Characteristics
1,2,3
Symbol/
Expression
Standard
Mode
4
Fast Mode
5
Unit
Min
Max
Min
Max
Tolerable spike width on SCL or SDA
Filters bypassed
—
—
0
—
0
ns
Narrow filters enabled
—
50
—
50
ns
Wide filters enabled
—
100
—
100
ns
171 SCL clock frequency
F
SCL
—
100
—
400
kHz
171 SCL clock cycle
T
SCL
10
—
2.5
—
μ
s
172 Bus free time
T
BUF
4.7
—
1.3
—
μ
s
173 Start condition set-up time
T
SU;STA
4.7
—
0.6
—
μ
s
174 Start condition hold time
T
HD;STA
4.0
—
0.6
—
μ
s
175 SCL low period
T
LOW
4.7
—
1.3
—
μ
s
176 SCL high period
T
HIGH
4.0
—
1.3
—
μ
s
177 SCL and SDA rise time
T
R
—
1000
20 + 0.1
×
C
b
300
ns
178 SCL and SDA fall time
T
F
—
300
20 + 0.1
×
C
b
300
ns
179 Data set-up time
T
SU;DAT
250
—
100
—
ns
180 Data hold time
T
HD;DAT
0.0
—
0.0
0.9
μ
s
181 DSP clock frequency
F
DSP
MHz
Filters bypassed
10.6
—
28.5
—
Narrow filters enabled
11.8
—
39.7
—
Wide filters enabled
13.1
—
61.0
—
182 SCL low to data out valid
T
VD;DAT
—
3.4
—
0.9
μ
s
183 Stop condition set-up time
T
SU;STO
4.0
—
0.6
—
μ
s
184 HREQ in deassertion to last SCL edge
(HREQ in set-up time)
t
SU;RQI
0.0
—
0.0
—
ns
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