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參數(shù)資料
| 型號(hào)： | DSP56366P |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 58/110頁(yè) |
| 文件大小： | 1273K |
| 代理商： | DSP56366P |
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DSP56366 Technical Data, Rev. 3.1
3-32
Freescale Semiconductor
184
WR assertion to CAS deassertion
t
CWL
14.25
×
T
C
4.3
114.4
—
ns
185
Data valid to CAS assertion (write)
t
DS
8.75
×
T
C
4.0
68.9
—
ns
186
CAS assertion to data not valid (write)
t
DH
6.25
×
T
C
4.0
48.1
—
ns
187
RAS assertion to data not valid (write)
t
DHR
9.75
×
T
C
4.0
77.2
—
ns
188
WR assertion to CAS assertion
t
WCS
9.5
×
T
C
4.3
74.9
—
ns
189
CAS assertion to RAS assertion (refresh)
t
CSR
1.5
×
T
C
4.0
8.5
—
ns
190
RAS deassertion to CAS assertion (refresh)
t
RPC
4.75
×
T
C
4.0
35.6
—
ns
191
RD assertion to RAS deassertion
t
ROH
15.5
×
T
C
4.0
125.2
—
ns
192
RD assertion to data valid
t
GA
14
×
T
C
5.7
—
111.0
ns
193
RD deassertion to data not valid
3
t
GZ
0.0
—
ns
194
WR assertion to data active
0.75
×
T
C
0.3
5.9
—
ns
195
WR deassertion to data high impedance
0.25
×
T
C
—
2.1
ns
1
The number of wait states for out-of-page access is specified in the DCR.
2
The refresh period is specified in the DCR.
3
RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF
and not t
GZ
.
4
Either t
RCH
or t
RRH
must be satisfied for read cycles.
Table 3-16 DRAM Out-of-Page and Refresh Timings, Fifteen Wait States
1, 2
(continued)
No.
Characteristics
3
Symbol
Expression
Min
Max
Unit
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