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參數資料
| 型號： | DSP56366P |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 元件分類： | 數字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數字信號處理器 |
| 文件頁數： | 71/110頁 |
| 文件大?。?/td> | 1273K |
| 代理商： | DSP56366P |
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DSP56366 Technical Data, Rev. 3.1
Freescale Semiconductor
3-45
152
SCK edge to data out valid
(data out delay time)
Master/Slave
Bypassed
2
×
T
C
+33
—
49.7
ns
Narrow
2
×
T
C
+123
—
139.7
ns
Wide
2
×
T
C
+210
—
226.7
ns
153
SCK edge to data out not valid
(data out hold time)
Master/Slave
Bypassed
T
C
+5
13.3
—
ns
Narrow
T
C
+55
63.3
—
ns
Wide
T
C
+106
114.3
—
ns
154
SS assertion to data out valid
(CPHA = 0)
Slave
—
T
C
+33
—
41.3
ns
157
First SCK sampling edge to HREQ output
deassertion
Slave
Bypassed
2.5
×
T
C
+30
—
50.8
ns
Narrow
2.5
×
T
C
+120
—
140.8
ns
Wide
2.5
×
T
C
+217
—
237.8
ns
158
Last SCK sampling edge to HREQ output
not deasserted (CPHA = 1)
Slave
Bypassed
2.5
×
T
C
+30
50.8
—
ns
Narrow
2.5
×
T
C
+80
100.8
—
ns
Wide
2.5
×
T
C
+136
156.8
—
ns
159
SS deassertion to HREQ output not
deasserted (CPHA = 0)
Slave
—
2.5
×
T
C
+30
50.8
—
ns
160
SS deassertion pulse width (CPHA = 0)
Slave
—
T
C
+6
14.3
—
ns
161
HREQ in assertion to first SCK edge
Master
Bypassed
0.5
×
t
SPICC
+
2.5
×
T
C
+43
111.8
—
ns
Narrow
0.5
×
t
SPICC
+
2.5
×
T
C
+43
164.8
—
ns
Wide
0.5
×
t
SPICC
+
2.5
×
T
C
+43
200.3
—
ns
162
HREQ in deassertion to last SCK
sampling edge (HREQ in set-up time)
(CPHA = 1)
Master
—
0
0
—
ns
163
First SCK edge to HREQ in not asserted
(HREQ in hold time)
Master
—
0
0
—
ns
1
V
CC
= 3.16 V ± 0.16 V; T
J
= –40°C to +110°C, C
L
= 50 pF
2
Periodically sampled, not 100% tested
Table 3-19 Serial Host Interface SPI Protocol Timing (continued)
No.
Characteristics
1
Mode
Filter
Mode
Expression
Min
Max
Unit
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參數描述 |
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