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參數(shù)資料
| 型號： | DSP56364P |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號處理器 |
| 文件頁數(shù)： | 62/148頁 |
| 文件大?。?/td> | 1204K |
| 代理商： | DSP56364P |
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Serial Host Interface (SHI) I
2
C Protocol Timing
DSP56364 Technical Data, Rev. 4
3-46
Freescale Semiconductor
In I
2
C mode, the user may select a value for the programmed serial clock cycle from
to
The programmed serial clock cycle (T
I
in order to achieve the desired SCL frequency, as shown in
Table 3-19
.
2
CCP
), SCL rise time (T
R
), and the filters selected should be chosen
EXAMPLE:
For DSP clock frequency of 100 MHz (i.e. T
C
= 10ns), operating in a standard-mode I
2
C environment
(F
SCL
= 100 KHz (i.e. T
SCL
= 10
μ
s), T
R
= 1000ns), with filters bypassed
Choosing HRS = 0 gives
Thus the HDM[7:0] value should be programmed to $38 (=56).
Figure 3-22 I
2
C Timing
Table 3-19 SCL Serial Clock Cycle generated as Master
Filters bypassed
T
I
2
CCP
+ 2.5
×
T
C
+ 45ns +
T
R
Narrow filters enabled
T
I
2
CCP
+ 2.5
×
T
C
+ 135ns +
T
R
Wide filters enabled
T
I
2
CCP
+ 2.5
×
T
C
+ 223ns +
T
R
6
T
C
if HDMS
5 0
:
[
]
02
$
and
HRS
1
=
=
(
)
×
4096
T
C
if HDMS
7 0
:
[
]
FF
$
and
HRS
0
=
=
(
)
×
T
I
2
CCP
10
μ
s
2.5
10ns
45ns
–
1000ns
–
×
–
893ns
=
=
HDM 7 0
:
]
8930ns
(
)
2
10ns
×
8
×
(
)
1
–
55.8
=
=
Start
SCL
HREQ
SDA
ACK
MSB
LSB
Stop
171
Stop
173
176
175
177
178
180
179
172
186
182
183
189
174
188
184
187
AA0275
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSP56366P | 24-Bit Audio Digital Signal Processor |
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| DSP56367P | 24-Bit Audio Digital Signal Processor |
| DSP56367UM | 24-Bit Audio Digital Signal Processor |
| DSP56600 | Implementing Viterbi Decoders Using the VSL Instruction on DSP Families |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| DSP56366UM | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Audio Digital Signal Processor |
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