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參數(shù)資料
| 型號： | DSP56364P |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號處理器 |
| 文件頁數(shù)： | 61/148頁 |
| 文件大小： | 1204K |
| 代理商： | DSP56364P |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁當(dāng)前第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁
Serial Host Interface (SHI) I
2
C Protocol Timing
DSP56364 Technical Data, Rev. 4
Freescale Semiconductor
3-45
3.12.1
Programming the Serial Clock
The programmed serial clock cycle, T
I
HCKR (SHI clock control register).
2
CCP
, is specified by the value of the HDM[5:0] and HRS bits of the
The expression for T
I
2
CCP
is
where
HRS is the prescaler rate select bit. When HRS is cleared, the fixed divide-by-eight prescaler is
operational. When HRS is set, the prescaler is bypassed.
HDM[7:0] are the divider modulus select bits.
A divide ratio from 1 to 64 (HDM[5:0] = 0 to $3F) may be selected.
186 First SCL sampling edge to HREQ output
deassertion
T
NG;RQO
ns
Filters bypassed
2
×
T
C
+ 30
—
50
—
50
ns
Narrow filters enabled
2
×
T
C
+ 120
—
140
—
140
ns
Wide filters enabled
2
×
T
C
+ 208
—
228
—
228
ns
187 Last SCL edge to HREQ output not
deasserted
T
AS;RQO
ns
Filters bypassed
2
×
T
C
+ 30
50
—
50
—
ns
Narrow filters enabled
2
×
T
C
+ 80
100
—
100
—
ns
Wide filters enabled
2
×
T
C
+ 135
155
—
155
—
ns
188 HREQ in assertion to first SCL edge
T
AS;RQI
0.5
×
T
I
2
CCP
-
0.5
×
T
C
- 21
ns
Filters bypassed
4327
—
927
—
ns
Narrow filters enabled
4282
—
882
—
ns
Wide filters enabled
4238
—
838
—
ns
1
R
P
(min) = 1.5 k
Table 3-18 SHI I
2
C Protocol Timing (continued)
Standard I
2
C
1
No.
Characteristics
Symbol/
Expression
Standard-Mode
Fast-Mode
Unit
Min
Max
Min
Max
T
I
2
CCP
T
C
2
×
HDM 7 0
:
]
1
+
(
)
×
7
(
1
HRS
–
(
)
×
×
1
)
+
[
]
=
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSP56366P | 24-Bit Audio Digital Signal Processor |
| DSP56366UM | 24-Bit Audio Digital Signal Processor |
| DSP56367P | 24-Bit Audio Digital Signal Processor |
| DSP56367UM | 24-Bit Audio Digital Signal Processor |
| DSP56600 | Implementing Viterbi Decoders Using the VSL Instruction on DSP Families |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DSP56364UM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DSP56364 24-Bit Digital Signal Processor User＇s Manual |
| DSP56366 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DSP56366 24-Bit Audio Digital Signal Processor |
| DSP56366P | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Audio Digital Signal Processor |
| DSP56366UM | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Audio Digital Signal Processor |
| DSP56367 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Optoelectronic |
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