參數(shù)資料
型號(hào)： DSP56364P
廠(chǎng)商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： 24-Bit Audio Digital Signal Processor
中文描述： 24位音頻數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 61/148頁(yè)
文件大?。?/td> 1204K
代理商： DSP56364P
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Serial Host Interface (SHI) I
2
C Protocol Timing
DSP56364 Technical Data, Rev. 4
Freescale Semiconductor
3-45
3.12.1
Programming the Serial Clock
The programmed serial clock cycle, T
I
HCKR (SHI clock control register).
2
CCP
, is specified by the value of the HDM[5:0] and HRS bits of the
The expression for T
I
2
CCP
is
where
HRS is the prescaler rate select bit. When HRS is cleared, the fixed divide-by-eight prescaler is
operational. When HRS is set, the prescaler is bypassed.
HDM[7:0] are the divider modulus select bits.
A divide ratio from 1 to 64 (HDM[5:0] = 0 to $3F) may be selected.
186 First SCL sampling edge to HREQ output
deassertion
T
NG;RQO
ns
Filters bypassed
2
×
T
C
+ 30
—
50
—
50
ns
Narrow filters enabled
2
×
T
C
+ 120
—
140
—
140
ns
Wide filters enabled
2
×
T
C
+ 208
—
228
—
228
ns
187 Last SCL edge to HREQ output not
deasserted
T
AS;RQO
ns
Filters bypassed
2
×
T
C
+ 30
50
—
50
—
ns
Narrow filters enabled
2
×
T
C
+ 80
100
—
100
—
ns
Wide filters enabled
2
×
T
C
+ 135
155
—
155
—
ns
188 HREQ in assertion to first SCL edge
T
AS;RQI
0.5
×
T
I
2
CCP
-
0.5
×
T
C
- 21
ns
Filters bypassed
4327
—
927
—
ns
Narrow filters enabled
4282
—
882
—
ns
Wide filters enabled
4238
—
838
—
ns
1
R
P
(min) = 1.5 k
Table 3-18 SHI I
2
C Protocol Timing (continued)
Standard I
2
C
1
No.
Characteristics
Symbol/
Expression
Standard-Mode
Fast-Mode
Unit
Min
Max
Min
Max
T
I
2
CCP
T
C
2
×
HDM 7 0
:
]
1
+
(
)
×
7
(
1
HRS
–
(
)
×
×
1
)
+
[
]
=
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