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參數(shù)資料
| 型號： | DSP56364P |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號處理器 |
| 文件頁數(shù)： | 35/148頁 |
| 文件大?。?/td> | 1204K |
| 代理商： | DSP56364P |
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External Memory Expansion Port (Port A)
DSP56364 Technical Data, Rev. 4
Freescale Semiconductor
3-19
152
Last RD assertion to RAS deassertion
t
ROH
1.5
×
T
C
4.0
71.0
—
46.0
—
ns
153
RD assertion to data valid
t
GA
T
C
7.5
—
42.5
—
25.8
ns
154
RD deassertion to data not valid
6
t
GZ
0.0
—
0.0
—
ns
155
WR assertion to data active
0.75
×
T
C
0.3
37.2
—
24.7
—
ns
156
WR deassertion to data high
impedance
0.25
×
T
C
—
12.5
—
8.3
ns
1
The number of wait states for Page mode access is specified in the DCR.
2
The refresh period is specified in the DCR.
3
All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., t
PC
equals 2
×
TC for
read-after-read or write-after-write sequences).
4
Reduced DSP clock speed allows use of Page Mode DRAM with one Wait state (See
Figure 3-14
.).
5
BRW[1:0] (DRAM control register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
6
RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF
and not t
GZ
.
Table 3-9 DRAM Page Mode Timings, One Wait State (Low-Power Applications)
1, 2, 3
(continued)
No.
Characteristics
Symbol
Expression
20 MHz
4
30 MHz
4
Unit
Min
Max
Min
Max
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| DSP56366P | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Audio Digital Signal Processor |
| DSP56366UM | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Audio Digital Signal Processor |
| DSP56367 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Optoelectronic |
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