參數(shù)資料
型號(hào)： C5NPD0-DS
英文描述： QUAD BILATERAL SWITCH FOR TRANSMISSION OR MULTIPLEXING OF ANALOG OR DIGITAL SIGNALS
中文描述： 的C - 5網(wǎng)絡(luò)處理器的數(shù)據(jù)資料硅修訂D0
文件頁(yè)數(shù)： 80/100頁(yè)
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代理商： C5NPD0-DS
80
CHAPTER 3: ELECTRICAL SPECIFICATIONS
C5NPD0-DS/D REV 04
MOTOROLA GENERAL BUSINESS INFORMATION
OC-12 Timing Specifications
The OC-12 interface timing is shown in
Figure 17
and described in
Table 45
.
Figure 17
OC-12 Timing Diagram
CPn_1 (TCLKI)
Cycle 1
Cycle 1
Cycle 2
Cycle 3
Cycle 3
Cycle 4
Cycle 5
CPn_0 (TCLK)
CPn_2-6 (Tx)
CPn_1 (RCLK)
CPn_2-6 (Rx)
T
c12i
T
c12t
T
c12r
T
c12o
T
c12s
T
c12h
Cycle 2
T
c12d
Table 45
OC-12 Timing Description
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
Tc12i
OC-12 Transmit Cycle Time*
*
Input from PHY
Output from C-5 NP
Aligned to TCLK
12.86
ns
Tc12d
OC-3 Clock Duty Cycle
40
60
%
Tc12t
OC-12 Transmit Cycle Time
12.86
ns
Tc12o
OC-12 Output Time
3.0
10.0
ns
Tc12r
OC-12 Receive Cycle Time
12.0
12.86
ns
Tc12s
OC-12 Setup Time
2.0
ns
Tc12h
OC-12 Hold Time
2.5
ns
F
n
.
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PDF描述
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