參數(shù)資料
型號(hào)： C5NPD0-DS
英文描述： QUAD BILATERAL SWITCH FOR TRANSMISSION OR MULTIPLEXING OF ANALOG OR DIGITAL SIGNALS
中文描述： 的C - 5網(wǎng)絡(luò)處理器的數(shù)據(jù)資料硅修訂D0
文件頁數(shù)： 73/100頁
文件大小： 2163K
代理商： C5NPD0-DS
AC Timing Specifications
73
MOTOROLA GENERAL BUSINESS INFORMATION
C5NPD0-DS/D REV 04
See
Figure 11
. Output timing specifications for LVTTL pins are given with a 10pF load on
the output. Other loads can be simulated with the IBIS model available from C-Port. The
LVPECL driver is specified into a 50
load terminated to a (VDD33 - 2V) reference.
Figure 11
Test Loading Conditions
Clock Timing
Specifications
The system clock timing is shown in
Figure 12
and described in
Table39
.
Figure 12
System Clock Timing Diagram
+
2V
LVTTL
LVPECL
DUT
DUT
10pF
50
VDD33
T
sc
T
sh
SCLK
Cycle 1
Cycle 2
Cycle 3
Cycle 4
Cycle 5
SCLKX
CCLKn
T
ccN
T
sl
T
cch
T
ccl
F
n
.
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PDF描述
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