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參數(shù)資料
| 型號(hào)： | 8XC196LX |
| 英文描述： | 8XC196Lx - 8XC196Lx Supplement to 8X196Kx. 8X196Jx. 87C196CA User＇s Manual |
| 中文描述： | 8XC196Lx - 8XC196Lx補(bǔ)編8X196Kx。 8X196Jx。 87C196CA用戶(hù)手冊(cè) |
| 文件頁(yè)數(shù)： | 19/136頁(yè) |
| 文件大?。?/td> | 659K |
| 代理商： | 8XC196LX |
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2-5
ARCHITECTURAL OVERVIEW
Figure 2-4. Effect of Clock Mode on Internal CLKOUT Frequency
2.4
EXTERNAL TIMING
You can control the output frequency on the CLKOUT pin by programming two uneraseable
PROM bits. Figure 2-5 illustrates the read-only USFR1, which reflects the state of the unerasable
PROM bits. You can select one of three frequencies: f/2, f/4, or f/8. As Figure 2-2 on page 2-3
shows, the configurable divider accepts the output of the clock generators (f/2) and further di-
vides that frequency to produce the desired output frequency. The CLK1:0 bits control the divisor
(divide f/2 by either 1, 2, or 4).
Table 2-3. Relationships Between Input Frequency, Clock Multiplier, and State Times
F
(Frequency
on XTAL1)
PLLEN
Multiplier
f
(Input Frequency to
the Divide-by-two Circuit)
t
(Clock
Period)
State Time
4 MHz
8 MHz
12 MHz
16 MHz
20 MHz
4 MHz
8 MHz
10 MHz
0
0
0
0
0
1
1
1
1
1
1
1
1
2
2
2
4 MHz
8 MHz
12 MHz
16 MHz
20 MHz
8 MHz
16 MHz
20 MHz
250 ns
125 ns
83.5 ns
62.5 ns
50 ns
125 ns
62.5 ns
50 ns
500 ns
250 ns
167 ns
125 ns
100 ns
250 ns
125 ns
100 ns
Internal
CLKOUT
Internal
CLKOUT
t = 62.5ns
t = 31.25ns
T
XHCH
XTAL1
(16 MHz)
f
PLLEN = 1
f
PLLEN = 0
A3376-01
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