參數(shù)資料
型號(hào)： 79RC32V333-133DHI
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 75/654頁
文件大小： 6963K
代理商： 79RC32V333-133DHI
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IDT MIPS32 4Kc Processor Core
Pipeline Description
79RC32438 User Reference Manual
2 - 13
November 4, 2002
Notes
Figure 2.8 MDU Pipeline Flow During a 32x32 Multiply Operation
Divide Operations
Divide operations are implemented using a simple non-restoring division algorithm. This algorithm works
only for positive operands, thus the first cycle of the MMDU stage is used to negate the rs operand (RS
Adjust) if needed. Note that this cycle is executed even if the adjustment is not necessary. At maximum, the
next 32 clocks (3-34) execute an iterative add/subtract function. In cycle 3, an early in detection is
performed in parallel with the add/subtract. The adjusted rs operand is detected to be zero extended on the
upper most 8, 16, or 24 bits. If this is the case the following 7, 15, or 23 cycles of the add/subtract iterations
are skipped.
The remainder adjust (Rem Adjust) cycle is required if the remainder was negative. Note that this cycle
is taken even if the remainder was positive. A sign adjust is performed on the quotient and/or remainder if
necessary. Note that the sign adjust cycle is skipped if both operands are positive. In this case the Rem
Adjust is moved to the AMDU stage.
Figures 2.9 through 2.12 show the latency for 8, 16, 24, and 32-bit divide operations, respectively. The
repeat rate is either 11, 19, 27, or 35 cycles (one less if the Sign Adjust stage is skipped) since a second
divide can be in the RS Adjust stage when the first divide is in the Reg WR stage.
Figure 2.9 MDU Pipeline Flow During an 8-bit Divide (DIV) Operation
Figure 2.10 MDU Pipeline Flow During a 16-bit Divide (DIV) Operation
Figure 2.11 MDU Pipeline Flow During a 24-bit Divide (DIV) Operation
Booth
Array
E
M
MDU
M
MDU
A
MDU
Reg WR
W
MDU
CPA
Array
Booth
Clock
1
2
3
4
5
RS Adjust
E Stage
M
MDU
Stage
M
MDU
Stage
M
MDU
Stage
A
MDU
Stage
Rem Adjust
Add/Subtract
Clock
1
2
4-10
11
12
W
MDU
Stage
13
Reg WR
Sign Adjust
M
MDU
Stage
Add/Subtract
3
Early In
RS Adjust
E Stage
M
MDU
Stage
M
MDU
Stage
M
MDU
Stage
A
MDU
Stage
Rem Adjust
Add/Subtract
Clock
1
2
4-18
19
20
W
MDU
Stage
21
Reg WR
Sign Adjust
M
MDU
Stage
Add/Subtract
3
Early In
RS Adjust
E Stage
M
MDU
Stage
M
MDU
Stage
M
MDU
Stage
A
MDU
Stage
Rem Adjust
Add/Subtract
Clock
1
2
4-26
27
28
W
MDU
Stage
29
Reg WR
Sign Adjust
M
MDU
Stage
Add/Subtract
3
Early In
相關(guān)PDF資料
PDF描述
79RC32V333-150DH 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE
79RC32V333-150DHI Microprocessor
79RC32V334-100BB MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBI MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-133BB MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
79RC32V333-150DH 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor
79RC32V333-150DHI 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor
79RC32V334-100BB 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA
79RC32V334-100BBGI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA
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