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參數(shù)資料
| 型號(hào)： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 277/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT PCI Bus Interface
PCI Register Description
79RC32438 User Reference Manual
10 - 9
November 4, 2002
Notes
Read Value:
Status
Write Effect:
Sticky bit. When set, this bit cannot be cleared until the corresponding bit in the Status Register
is cleared.
SSE
Description:
Signalled System Error.
This bit is set whenever the SSE bit in the PCI Configuration STATUS
register is set.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
OSE
Description:
Observed System Error.
This bit is set whenever a system error is observed on the PCI bus
(i.e., the SERRN pin is asserted).
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
PE
Description:
Parity Error.
This bit is set whenever the PE bit in the PCI Configuration STATUS register is set.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
TAE
Description:
Target Address Error.
This bit is set if the PCI bus interface terminates a target transaction with
a Target Abort due to an invalid transaction local address reported by the address space moni-
tor.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
RLE
Description:
Retry Limit Exceeded.
This bit is set if the PCI bus interface terminated a master transaction
with an error because the retry limit specified in the RETRY_LIMIT register in PCI configuration
space was exceeded.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
BME
Description:
Bus Master Error.
This bit is set if the PCI bus interface terminated a master transaction with an
error because the transaction could not be completed since the Bus Master Enable (BM) bit in
the COMMAND register in PCI configuration space was not set.
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PDF描述 |
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