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參數(shù)資料
| 型號： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 198/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT Device Controller
Burst Device Read Transaction
79RC32438 User Reference Manual
6 - 14
November 4, 2002
Notes
5. One clock cycle after the RC32438 samples WAITACKN asserted, it clocks in the data on the data
bus (MDATA[15:0]), and negates OEN and BOEN.
6.
CSH
clock cycles after step five, the RC32438 negates CSNx.
7. When the external device observes that CSNx is negated, it tri-states the data bus and negates
WAITACKN.
8.
PRD
clock cycles after step five, the RC32438 may modify the address on the address bus
(MADDR[25:0]) and may begin a new transaction (the postread delay provides time for slow devices
to get off the bus before issuing another transaction).
Burst Device Read Transaction
The burst device read transaction is enabled by setting the burst read enable bit (BRE) in the device
control register. When this bit is set, consecutive read transactions to the same device, such as during
cache refills and DMA operations, may be performed in a back-to-back manner as shown in Figure 6.12.
Burst device read transactions do not support WAITACKN configured as a transfer acknowledge input.
Regardless of the state of WAM in the DEVxC register, wait mode is selected. When configured as a wait
signal, WAITACKN must be asserted at least two clock cycles prior to the end of RWS. WAITACKN asser-
tions after this point are ignored. Thus, to use WAITACKN in this mode RWS must have a value greater
than or equal to three.
During burst device read transactions the CSNx, OEN, and BOEN signals remain asserted between
read operations. The postread delay is inserted only after the last read operation in the transaction. All
programmable parameters are exactly the same as in a device read transaction described in “Device Read
Transaction” on page 6-11. A burst device read transaction may consist of two or more read operations.
The RC32438 provides no indication as to the number of read operations in the transaction.
Figure 6.12 Generic Burst Device Read Transaction
1
The burst device read transaction consists of the following steps.
1. The RC32438 drives the address bus (MADDR[25:0]), drives RWN high and BDIRN low, and asserts
BOEN
2
on the rising edge of EXTCLK. This indicates the start of a transaction.
2.
CSD
clock cycles after step one, the RC32438 asserts the appropriate chip select (CSNx).
3.
OED
clock cycles after step one, the RC32438 asserts output enable (OEN).
4. If WAITACKN is not asserted during the transaction, then RWS clock cycles after step one the
RC32438 clocks in the data from the data bus (MDATA[15:0]) and modifies the address on the
address bus (MADDR[25:0]).
If WAITACKN is asserted during the transaction, then the RWS field is ignored from that point until
1.
The programmable parameters shown in this figure are for illustrative purposes only and may be varied.
2.
BOEN is only asserted if the buffer enable (BE) bit is set in the device control register (DEVxC).
EXTCLK
MADDR[25:0]
RWN
CSNx
BWEN[1:0]
OEN
MDATA[15:0]
Transaction
CSD
RWS
PRD
CSH
Address Valid
Data 1
Transaction
OED
RWS
Data 2
RWS
Data 3
RWS
Data 4
Address Valid
Address Valid
Address Valid
BOEN
WAITACKN
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
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參數(shù)描述 |
|---|---|
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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