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參數資料
| 型號： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數： | 488/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT EJTAG System
EJTAG Processor Core Extensions
79RC32438 User Reference Manual
20 - 22
November 4, 2002
Control Register” on page 20-30)
A non-EJTAG related mechanism disables the interrupt exception.
A pending interrupt is indicated through the Cause register, even if Interrupt exceptions are disabled.
NMIs
An NMI is requested on the asserting edge of the NMI signal to the processor, and an internal indicator
holds the NMI request until the NMI exception is actually taken. NMI exceptions are disabled when either of
the following is true:
The Processor is operating in Debug Mode
The NMI Enable (NMIE) bit in the Debug Control Register (DCR) is cleared (see section “Debug
Control Register” on page 20-30).
If an asserting edge on the NMI signal to the processor is detected while NMI exception is disabled, then
the NMI request is held pending and is deferred until NMI exceptions are no longer disabled. A pending NMI
is indicated in the NMIpend bit in the DCR even if NMI exceptions are disabled.
Reset and Soft Reset of Processor
For EJTAG features, there are no differences between a reset and a soft reset occurring to the CPU
core; they behave identically in both Debug Mode and Non-Debug Mode. In this section, references to reset
include both reset (hard reset) and soft reset,
EJTAGBOOT Feature
The EJTAGBOOT feature allows a debug interrupt to be requested as a result of a reset, whereby a
Debug Interrupt exception is taken right after reset, and before any of the instructions from the Reset
exception handler are executed. The debug exception handler is, in this case, provided by the probe
through dmseg, even if no instructions can be fetched from the Reset exception handler. Control and details
of EJTAGBOOT are described in section “EJTAGBOOT and NORMALBOOT Instructions” on page 20-59.
Reset from Probe
While asserted, the RSTN signal from the probe is required to generate a reset or soft reset to the
system. The SRstE bit in the Debug Control Register does not mask this source. For more information, see
section “System Reset Signal” on page 20-77.
Processor Reset by Probe through Test Access Port
The PrRst bit in the EJTAG Control register can optionally cause a reset depending on the implementa-
tion. If a reset occurs, then all parts of the system are reset, because partial resets are not allowed.
Reset Occurred Indication through Test Access Port
The Rocc bit in the EJTAG Control register is set at both reset and soft reset in order to indicate the
event to the probe. Refer to section “EJTAG Control Register (ECR) (TAP Instruction CONTROL or ALL)”
on page 20-65 for more information on the EJTAG Control Register.
Soft Reset Enable
The optional Soft Reset Enable (SRstE) bit in the Debug Control Register (DCR) can mask the soft reset
signal outside the processor. Because SRstE masks the soft reset signal before it arrives at the processor,
there is no masking of soft reset within the processor itself.
Reset of Other Debug Features
The operation of processor resets and soft resets also apply to resets of the following:
Debug Control Register (DCR)
Hardware Breakpoint
Test Access Port (TAP) EJTAG Control Register, (see “EJTAG Test Access Port” on page 20-54.)
相關PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
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| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
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相關代理商/技術參數 |
參數描述 |
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| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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