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參數(shù)資料
| 型號(hào)： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 458/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT Debugging and Performance Monitoring
Debug Pins
79RC32438 User Reference Manual
18 - 22
November 4, 2002
Notes
Debug Pins
The RC32438 provides external debug pins to aid in system debugging. The CPU pin is asserted during
all DDR and memory and peripheral bus transactions caused by the CPU. During CPU transactions, the
INST pin is asserted if the transaction is due to an instruction fetch. The INST and CPU pins are valid when-
ever a memory and peripheral bus chip select is asserted or when a DDR chip select is asserted during a
read or write transaction.
Table 18.3 describes the operation of these pins.
T
Description:
Triggered.
This bit is set when the COUNT value in the EM0COUNT register equals or is greater
than the COMPARE value in this register. A subsequent trigger can occur only when the COUNT
value becomes less than the COMPARE value (i.e., the counter rolls over or software resets the
counter).
Note
: The T bit is not set under the following conditions:
(a) when any of the following event indices are selected by event monitor zero: 20 IPBus trans-
action, 40 IPBus write transaction, 45 IPBus unaligned transfer transaction, or 46 IPBus merged
transaction
AND
(b) an IPBus master accesses the on-chip memory when the COUNT value in the EM0COUNT
register is equal to or greater than the COMPARE value in that same register.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
CSNx
DDR-
CSNx
CPU
INST
Description
0
1
1
1.
Don’t care.
0
X
DMA read or write from memory and peripheral bus.
0
1
1
0
CPU data read or write from memory and peripheral
bus.
0
1
1
1
CPU instruction fetch from memory and peripheral
bus.
1
0
0
X
DMA read or write from DDR.
1
0
1
0
CPU data read or write from DDR.
1
0
1
1
CPU instruction fetch from DDR.
0
0
X
0
CPU data read or write from DDR with an external
DMA operation to the memory and peripheral bus.
0
0
X
1
CPU instruction fetch from DDR with an external
DMA operation to the memory and peripheral bus.
Table 18.3 Debug Pin Operation
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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