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參數(shù)資料
| 型號(hào)： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 220/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT DDR Controller
DDR Initialization
79RC32438 User Reference Manual
7 - 16
November 4, 2002
Notes
Figure 7.12 16-bit Bank DDR Data Bus Multiplexing
DDR Initialization
DDR SDRAMs must be powered up and initialized in a predefined manner before they may be used.
See the DDR data sheet for power sequencing and timing initialization requirements. During a cold reset,
the RC32438 maintains DDRCKE at an LVCMOS low level to ensure that the DQ and DQS outputs of any
connected DDRs are tri-stated. CKE will remain at a LVCMOS low level until the first DDR custom transac-
tion is performed at which point CKE will take on the appropriate SSTL_2 low or high value or until the first
normal DDR transaction at which point CKE will take on an SSTL_2 high value. Note CKE will take on a
SSTL_2 high value whenever a non-custom DDR transaction is executed.
Each DDR contains two mode registers that define the specific mode of operation for the DDR. The first
mode register selects: the burst length, the burst type, CAS latency, and operating mode. The second, or
extended, mode register is used to reset the DLL within the DDR and to configure its operating parameters.
Both mode registers are programmed using a DDR LOAD MODE REGISTER command.
Note:
Care should be taken when programming these registers. If not properly programmed, the
DDR SDRAM chips may inhibit the assertion of the DDRDQS signal, causing the RC32438
device to lock-up.
In order to support compatibility with a wide range of devices, the DDR controller does not directly
support DDR LOAD MODE REGISTER commands. Instead, this command must be synthesized using a
DDR custom transaction. To initiate a DDR custom transaction, one or both chip selects in the CS field of
the DDRCUST register are selected. The desired DDR command is then programmed by setting the BA,
CKE, CAS, RAS, WE, and CS fields to the desired state in the DDRCUST register. On the next decoded
DDR memory cycle, a transaction will be issued to the DDR with the command programmed in the
B
OE
B
OE
RC32438
2
2
16
2
DDRDM[1:0]
DDRDQS[1:0]
DDRDATA[15:0]
DDRDM[3:2]
DDROEN[0]
DDROEN[1]
B
OE
B
OE
DDROEN[2]
DDROEN[3]
2
2
DDRDM[5:4]
DDRDM[7:6]
External
DDR
Bank
(16-bits)
DM
DQS
D
CS
External
DDR
Bank
(16-bits)
DM
DQS
D
CS
External
DDR
Bank
(16-bits)
DM
DQS
D
CS
External
DDR
Bank
(16-bits)
DM
DQS
D
CS
DDRCSNx
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PDF描述 |
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| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
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參數(shù)描述 |
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