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參數(shù)資料
| 型號(hào)： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 155/654頁(yè) |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT Clocking and Initialization
Reset and Initialization
79RC32438 User Reference Manual
3 - 5
November 4, 2002
Notes
Signal
Name/Description
MDATA[3:0]
CPU Pipeline Clock Multiplier
. This field specifies the value by which the PLL multi-
plies the master clock input (CLK) to obtain the processor clock frequency (PCLK).
See Table 3.1 for master clock input frequency constraints.
0x0 - PLL Bypass
0x1 - Multiply by 3
0x2 - Multiply by 4
0x3 - Multiply by 6
0x4 - Multiply by 8
0x5 to 0xF - reserved
MDATA[5:4]
External Clock Divider
. This field specifies the value by which the IPBus clock (ICLK)
is divided in order to generate the external clock output on the EXTCLK pin.
0x0 - Divide by 1
0x1 - Divide by 2
0x2 - Divide by 4
0x3 - reserved
MDATA[6]
Endian.
This bit specifies the endianness.
0x0 - little endian
0x1 - big endian
MDATA[7]
Boot Device Width
. This field specifies the width of the boot device (i.e., Device 0).
0x0 - 8-bit boot device width
0x1 - 16-bit boot device width
MDATA[8]
Fast Reset
. When this bit is set, RSTN is driven for 64 clock cycles. This mode is used
only during testing. Clear this bit for normal operation.
0x0 - Normal reset: RSTN driven for minimum of 4096 clock cycles
0x1 - Fast Reset
MDATA[11:9]
PCI Mode
. This bit controls the operating mode of the PCI bus interface. The initial
value of the EN bit in the PCIC register is determined by the PCI mode.
0x0 - Disabled (EN initial value is zero)
0x1 - PCI satellite mode with PCI target not ready (EN initial value is one)
0x2 - PCI satellite mode with suspended CPU execution (EN initial value is one)
0x3 - PCI host mode with external arbiter (EN initial value is zero)
0x4 - PCI host mode with internal arbiter using fixed priority arbitration algorithm
(EN initial value is zero)
0x5 - PCI host mode with internal arbiter using round robin arbitration algorithm
(EN initial value is zero)
0x6 -
reserved
0x7 -
reserved
MDATA[12]
Disable Watchdog Timer
. When this bit is set, the watchdog timer is disabled follow-
ing a cold reset.
0x0 - Watchdog timer enabled
0x1 - Watchdog timer disabled
MDATA[13]
PLL Test Mode
. When this bit is set the PLLTEST pin output driver is enabled. This
mode is used only for factory testing of the PLL. When this bit is cleared, the PLLTEST
pin is tri-stated.
MDATA[15:14]
Reserved
. These pins must be driven low during boot configuration.
Table 3.3 Boot Configuration Encoding
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PDF描述 |
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