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參數(shù)資料
| 型號(hào)： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 165/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT System Integrity Functions
Watchdog Timer
79RC32438 User Reference Manual
4 - 5
November 4, 2002
Notes
Watchdog Timer
When the watchdog timer NMI Enable (WNE) bit is set in the ERRCS register, the watchdog timer will
generate an NMI when it times out. In addition, the watchdog timer may be configured to generate a warm
reset when it times out by setting the watchdog timer warm reset enable (WRE) bit in the ERRCS register. If
both the WNE and WRE bits are cleared, the watchdog timer operates as a general purpose counter timer.
The watchdog timer is enabled by setting the enable (EN) bit in the watchdog timer control (WTC)
register. When this occurs, the watchdog timer begins incrementing its current watchdog timer count value
with each IPBus clock (ICLK) cycle. The CPU may determine the current watchdog timer count value by
reading the Watchdog Timer Count Register (WTCOUNT). Writing to this register modifies the watchdog
timer count value. For normal operation, this register should be initialized to zero prior to enabling the
watchdog timer. Following a cold reset, the watchdog timer is normally enabled. The watchdog timer may
be disabled by setting the Disable Watchdog Timer bit in the boot configuration vector.
When the watchdog timer count value matches the value in the Watchdog Timer Compare Register
(WTCOMPARE), the timer expires
1
. When this occurs, the time out (WTO) bit in the Watchdog Timer
Control Register (WTC) is set. In addition, if either the Watchdog Timer Warm Reset Enable (WRE) bit or
Watchdog Timer NMI Enable (WNE) bit is set in the Error Control and Status Register (ERRCS), the
Watchdog Timer Time-Out (WTO) bit is set in the ERRCS register.
1.
The counter timer expires at the point when the value in the WTCOUNT register first equals the value in the
WTCOMPARE register (i.e., the rising edge of the master clock, that is, CLK (WTCOUNT == WTCOMPARE)).
Bus
Master
Bus Master
Operation
Undecoded Address Error Reporting Mechanism
CPU
CPU read operation
CPU bus error exception and Undecoded CPU Read (UCR) bit set in the
ERRCS register. The CPU Error Address (CEA) register contains the
address of the undecoded read.
CPU write operation
CPU core interrupt from UCW bit (Undecoded CPU Write (UCW) bit is
set in the ERRCS register. The CPU Error Address (CEA) register con-
tains the address of the undecoded write.
PCI
PCI read operation
PCI transaction terminated with Target Abort and Undecoded PCI Read
(UPR) bit set in ERRCS register. For additional information, refer to
Chapter 10, section “Error Handling” on page 10-38.
PCI write operation
PCI transaction terminated with Target Abort and Undecoded PCI Write
(UPW) bit set in ERRCS register. If the PCI transaction resulted in a
posted write, then a PCI system error is signalled on the PCI bus by
asserting the SERRN signal of the SEN bit is set in the PCI COMMAND
register. For additional information, refer to Chapter 10, section “Error
Handling” on page 10-38.
DMA
DMA descriptor read
Error (E) bit set in corresponding DMA status (DMAxS) register and
Undecoded DMA Read (UDR) bit set in ERRCS register.
DMA descriptor write Error (E) bit in set in corresponding DMA status (DMAxS) register and
Undecoded DMA Write (UDW) bit set in ERRCS register.
DMA data read
The terminated (T) bit is set in the descriptor in which the error was
detected. The Undecoded DMA Read (UDR) bit is set in ERRCS regis-
ter.
DMA data write
The terminated (T) bit is set in the descriptor in which the error was
detected. The Undecoded DMA Write (UDW) bit is set in the ERRCS reg-
ister.
Table 4.2 Address Space Monitor Undecoded Address Error Reporting
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PDF描述 |
|---|---|
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| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
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參數(shù)描述 |
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| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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