參數(shù)資料
型號： 79RC32V333-133DHI
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 23/654頁
文件大小： 6963K
代理商： 79RC32V333-133DHI
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Notes
79RC32438 User Reference Manual
iii
November 4, 2002
List of Figures
Figure 1.1
Figure 1.2
Figure 1.3
Figure 2.1
Figure 2.2
Figure 2.3
Figure 2.4
Figure 2.5
Figure 2.6
Figure 2.7
Figure 2.8
Figure 2.9
Figure 2.10
Figure 2.11
Figure 2.12
Figure 2.13
Figure 2.14
Figure 2.15
Figure 2.16
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Figure 2.30
Figure 2.31
Figure 2.32
Figure 2.33
Figure 2.34
Figure 2.35
Figure 2.36
Figure 3.1
Figure 3.2
Figure 3.3
Figure 3.4
Figure 3.5
Figure 3.6
Figure 3.7
Figure 3.8
Figure 3.9
Figure 4.1
RC32438 Block Diagram.................................................................................................1-2
System Identification Register (SYSID)............................................................................1-5
Logic Diagram for the RC32438.......................................................................................1-7
RC32438 Block Diagram..................................................................................................2-3
Address Translation During a Cache Access in the 4Kc Core .........................................2-5
4Kc Core Pipeline Stages.................................................................................................2-7
4Kc Instruction Cache Miss Timing ..................................................................................2-8
Load/Store Cache Miss Timing.........................................................................................2-9
MDU Pipeline Behavior During Multiply Operations.......................................................2-11
MDU Pipeline Flow During a 32x16 Multiply Operation..................................................2-12
MDU Pipeline Flow During a 32x32 Multiply Operation..................................................2-13
MDU Pipeline Flow During an 8-bit Divide (DIV) Operation ...........................................2-13
MDU Pipeline Flow During a 16-bit Divide (DIV) Operation ...........................................2-13
MDU Pipeline Flow During a 24-bit Divide (DIV) Operation ...........................................2-13
MDU Pipeline Flow During a 32-bit Divide (DIV) Operation ...........................................2-14
IU Pipeline Branch Delay................................................................................................2-14
IU Pipeline Data Bypass.................................................................................................2-15
IU Pipeline M to E Bypass..............................................................................................2-15
IU Pipeline A to E Data Bypass......................................................................................2-16
IU Pipeline Slip after MFHI .............................................................................................2-16
Instruction Cache Miss Slip ............................................................................................2-18
Address Translation During a Cache Access.................................................................2-21
4K Processor Core Virtual Memory Map........................................................................2-22
User Mode Virtual Address Space..................................................................................2-23
Kernel Mode Virtual Address Space...............................................................................2-24
Debug Mode Virtual Address Space...............................................................................2-26
JTLB Entry (Tag and Data).............................................................................................2-28
Overview of a Virtual-to-Physical Address Translation...................................................2-31
32-bit Virtual Address Translation...................................................................................2-32
TLB Address Translation Flow in the 4Kc Processor Core.............................................2-34
Register States on a Coprocessor Unusable Exception.................................................2-47
General Exception Handler (HW)...................................................................................2-50
General Exception Servicing Guidelines (SW)...............................................................2-51
TLB Miss Exception Handler (HW).................................................................................2-52
TLB Exception Servicing Guidelines (SW) .....................................................................2-53
Reset, Soft Reset, and NMI Exception Handling and Servicing Guidelines...................2-54
Wired and Random Entries in the TLB...........................................................................2-60
Cache Array Formats......................................................................................................2-81
Instruction Set Formats...................................................................................................2-84
System Block Diagram of Reset and Boot Configuration Vector Generation...................3-1
RC32438 Clocking Architecture........................................................................................3-2
Cold Reset........................................................................................................................3-4
PCI Reset in Host Mode...................................................................................................3-4
Boot Configuration Vector Register (BCV) .......................................................................3-6
Externally Initiated Warm Reset .......................................................................................3-7
Internally Initiated Warm Reset.........................................................................................3-8
PCI Reset in Satellite Mode..............................................................................................3-8
Reset Register (RESET)...................................................................................................3-8
Error Control and Status Register (ERRCS).....................................................................4-2
相關(guān)PDF資料
PDF描述
79RC32V333-150DH 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE
79RC32V333-150DHI Microprocessor
79RC32V334-100BB MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBI MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-133BB MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
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參數(shù)描述
79RC32V333-150DH 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor
79RC32V333-150DHI 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor
79RC32V334-100BB 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA
79RC32V334-100BBGI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA
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