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參數(shù)資料
| 型號： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 146/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT MIPS32 4Kc Processor Core
Instruction Set
79RC32438 User Reference Manual
2 - 84
November 4, 2002
Notes
debug interrupt, or reset condition causes the CPU to exit this mode and resume normal operation. While
the part is in this low-power mode, the SI_SLEEP signal is asserted to indicate to external agents what the
state of the chip is.
Instruction Set
The 4Kc core processor has 3 instruction set formats — immediate, jump, and register — as shown in
Figure 2.36. Each CPU instruction consists of a single 32-bit word, aligned on a word boundary.
Figure 2.36 Instruction Set Formats
Load and Store Instructions
Load and store are immediate (I-type) instructions that move data between memory and the general
registers. The only addressing mode that load and store instructions directly support is base register plus
16-bit signed immediate offset.
Scheduling a Load Delay Slot
A load instruction that does not allow its result to be used by the instruction immediately following is
called a delayed load instruction. The instruction slot immediately following this delayed load instruction is
referred to as the load delay slot. The instruction immediately following a load instruction can use the
contents of the loaded register. However, in such cases, hardware interlocks insert additional real cycles.
Although not required, the scheduling of load delay slots can be desirable for performance.
Defining Access Types
Access type indicates the size of a core data item to be loaded or stored, set by the load or store instruc-
tion opcode. Regardless of access type or byte ordering (endianness), the address given specifies the low-
order byte in the addressed field. For a big-endian configuration, the low-order byte is the most-significant
byte; for a little-endian configuration, the low-order byte is the least-significant byte.
op
rs
rt
6-bit operation code
5-bit source register specifier
5-bit target (source/destination) register or branch condition
16-bit immediate value, branch displacement or address
displacement
26-bit jump target address
5-bit destination register specifier
5-bit shift amount
6-bit function field
immediate
target
rd
sa
funct
I-Type (Immediate)
31
R-Type (Register)
31
J-Type (Jump)
immediate
0
15
rt
16
20
op
26
rs
21
25
target
0
15
25
op
26
31
rt
16
20
op
26
rs
21
25
sa
6
10
rd
11
15
funct
0
5
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PDF描述 |
|---|---|
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
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參數(shù)描述 |
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| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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