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參數(shù)資料
| 型號： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 543/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT EJTAG System
Off-Chip and Probe Interfaces
79RC32438 User Reference Manual
20 - 77
November 4, 2002
Notes
The JTAG_TRST_N chip pin is optional. If JTAG_TRST_N is not provided, then the TAP controller must
be reset by a power-up reset circuit on-chip. Refer to section “Voltage Sense for I/O (Vcc I/O) Timing” on
page 20-79 for duration of this power-up reset.
System Reset Signal
The System Reset (RSTN) signal from the probe is required to generate a reset of the target board. It is
recommended that assertion of RSTN results in a (hard) reset of the processor, but it is allowed to generate
a soft reset. Table 20.54 briefly describes the RSTN signal.
The probe controls the RSTN via an open-collector (OC) output. Thus, RSTN is actively driven low when
asserted (low) but is tri-stated when deasserted (high).
Voltage Sense for I/O Signal
The Voltage sense for I/O (Vcc I/O) indicates target power is applied and voltage levels are present at
the probe I/O connections. Table 20.55 briefly describes the Vcc I/O signal.
With Vcc I/O, the probe can auto adjust the voltage level for the signals, and detect if power is lost at the
target system.
AC Timing Characteristics
The timing relations and AC requirements for the signals are described in this section. The timing is
measured at the probe connector for the target system, and must be valid in the full operating range of the
target board. All setup and hold times are measured with respect to the 50% value between V
IL
/ V
IH
for
inputs, and V
OL
/ V
OH
for outputs.
All rise and fall times are measured at 20% and 80% of the values of V
IL
/ V
IH
for inputs and V
OL
/ V
OH
for outputs. The capacitance of C
Target
and C
Probe
is assumed to be as seen from the probe connector for
the inputs and outputs.
Test Access Port Timing
Figure 20.39 shows the timing relationships of the five TAP signals, JTAG_TCK, EJTAG_TMS,
JTAG_TDI, JTAG_TDO, and JTAG_TRST_N. Table 20.56 shows the absolute times for the symbols in the
figure.
Signal
Description
Direction
Compliance
RSTN
RSTN is the system reset of the target board. When the
probe asserts RSTN low, the result is either a reset (rec-
ommended) or soft reset of the processor.
No reset is applied when the RSTN is undriven (tri-stated
from the probe).
Input
Required with
probe connection
Table 20.54 TAP Signals Overview
Signal
Description
Direction
Compliance
Vcc I/O
Voltage Sense for I/O indicates if target power is applied,
and indicates the voltage level for the probe signals.
Output
Required with
probe connection
Table 20.55 TAP Signals Overview
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PDF描述 |
|---|---|
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
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參數(shù)描述 |
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| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
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| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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