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參數(shù)資料
| 型號： | PM7329 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | ATM TRAFFIC MANAGER AND SWITCH |
| 中文描述： | ATM流量管理器和開關(guān) |
| 文件頁數(shù)： | 27/232頁 |
| 文件大?。?/td> | 1585K |
| 代理商： | PM7329 |
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PM7329 S/UNI-APEX-1K800
DATASHEET
PMC-2010141
ISSUE 2
ATM TRAFFIC MANAGER AND SWITCH
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
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and ensuring minimal PHY layer FIFOing is required to support a wide
range of port bandwidths.
Priority scheduling across the 4 COS’s within each port. Class scheduling
within a port is independent of activity on all other ports.
VCs within a class are scheduled with a Weighted Fair Queue (WFQ)
scheduler or Frame Continuous scheduling. VC scheduling within a class
is independent of activity on all other classes. Shaping is not supported on
loop ports.
The S/UNI-APEX-1K800 forwards cells via tail of queue enqueuing and head of
queue dequeuing (emission) where tail of queue enqueuing is controlled by the
VC context record and subject to congestion control, and head of queue
dequeuing is controlled by the three-level hierarchical schedulers. The VC
context record allows for enqueuing to any queue associated with any port, thus
full switching is supported, any port to any port.
The S/UNI-APEX-1K800 supports up to 256k cells of shared buffering in a 32-bit
wide SDRAM. Memory protection is provided via an inband CRC on a cell-by-cell
basis. Buffering is shared across direction, port, class, and VC levels. The
congestion control mechanism provides guaranteed resources to all active VCs,
allows sharing of available resources to VCs with excess bandwidth, and restricts
buffer allocation on a per-VC, per-class, per-port, and per-direction basis. The
congestion control mechanism supports PPD and EPD on a CLP0 and CLP1
basis across per-VC, per-class, per-port, and per-direction structures. EFCI
marking is supported on a per-VC basis. Congestion thresholds and packet
awareness is selectable on a per connection basis.
The S/UNI-APEX-1K800 provides flexible capabilities for signaling,
management, and control traffic. There are 4 independent uP receive queues to
which both cell and AAL5 frame traffic may be en-queued for termination by the
uP. A staging buffer is also provided enabling the uP to en-queue both cell and
AAL5 frame traffic to any outgoing queue. AAL5 SAR assistance is provided for
AAL5 frame traffic to and from the uP. AAL5 SAR assistance includes the
generation and checking of the 32-bit CRC field and the ability to reassemble all
the cells from a frame in the VC queue prior to placement on the uP queues. Any
or all of the 1024 VCs may be configured to be routed to/from the uP port. Any or
all of the VCs configured to be routed to/from the uP port may also be configured
for AAL5 SAR assistance simultaneously. OAM cells may optionally (per-VC
selectable) be routed to a uP receive queue or switched with the user traffic.
CRC10 generation and checking is optionally provided on OAM cells to/from the
uP.
The S/UNI-APEX-1K800 maintains cell counts of CLP0 and CLP1 cell transmits
on a per-VC basis. Global CLP0 and CLP1 congestion discards are also
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7339 | Quad Cell Delineation Block Device |
| PM7340 | S/UNI INVERSE MULTIPLEXING FOR ATM, 8 LINKS |
| PM7340-PI | SCREW,WING |
| PM7341 | S/UNI INVERSE MULTIPLEXING FOR ATM, 84 LINKS |
| PM7342 | 32 Link Inverse Multiplexer for ATM (IMA) / UNI PHY |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7329-BI | 制造商:PMC 制造商全稱:PMC 功能描述:ATM TRAFFIC MANAGER AND SWITCH |
| PM733 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PM7339 | 制造商:PMC 制造商全稱:PMC 功能描述:SATURN USER NETWORK INTERFACE CELL DELINEATION BLOCK |
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