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參數(shù)資料
| 型號： | PM7329 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | ATM TRAFFIC MANAGER AND SWITCH |
| 中文描述： | ATM流量管理器和開關(guān) |
| 文件頁數(shù)： | 215/232頁 |
| 文件大?。?/td> | 1585K |
| 代理商： | PM7329 |
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PM7329 S/UNI-APEX-1K800
DATASHEET
PMC-2010141
ISSUE 2
ATM TRAFFIC MANAGER AND SWITCH
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
201
Figure 47
- UTOPIA L2 Receive Slave (Loop & WAN)
1 TCLK
APEX
DEV 2
Data K-3
Data K
Data K-2
Data K-1
Data 0
Data 1
APEX
TCLK
TADR [n:0]
TPA
TDAT[m:0], TPRTY
TENB
TSOP
Figure 48 gives an example of the functional timing of the WAN transmit
interface when configured as a UTOPIA L1 compliant transmit master. The
address presented on the WTADR bus comes from the WANTxSlaveAddr
register. When the S/UNI-APEX-1K800 samples WTPA as high and there is a
complete cell is available for transfer, a transfer is initiated. If WTPA remains
high at the end of the first transfer, and if a cell is available for transfer, another
transfer is initiated. Transfers complete without pausing.
Figure 48
- WAN UTOPIA L1 Transmit Master
Data 0
Data K
Data 1
Data 0
Data 1
register WANTxSlaveAddr
WTCLK
WTADR [2:0]
WTPA
WTDAT[m:0], WTPRTY
WTENB
TSOP
Figure 49 gives an example of the functional timing of the loop transmit interface
when configured as a UTOPIA L1 compliant transmit master. It is nearly identical
to the WAN UTOPIA L1 transmit master, with the exception that the address on
the LTADR bus is indeterminate and should not be used.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7339 | Quad Cell Delineation Block Device |
| PM7340 | S/UNI INVERSE MULTIPLEXING FOR ATM, 8 LINKS |
| PM7340-PI | SCREW,WING |
| PM7341 | S/UNI INVERSE MULTIPLEXING FOR ATM, 84 LINKS |
| PM7342 | 32 Link Inverse Multiplexer for ATM (IMA) / UNI PHY |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7329-BI | 制造商:PMC 制造商全稱:PMC 功能描述:ATM TRAFFIC MANAGER AND SWITCH |
| PM733 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PM7339 | 制造商:PMC 制造商全稱:PMC 功能描述:SATURN USER NETWORK INTERFACE CELL DELINEATION BLOCK |
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