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參數(shù)資料
| 型號： | PLB2224 |
| 英文描述： | 24+2G Switch On a Chip with Embedded Memory |
| 中文描述： | 24第二代開關(guān)與嵌入式內(nèi)存芯片 |
| 文件頁數(shù)： | 45/219頁 |
| 文件大?。?/td> | 2975K |
| 代理商： | PLB2224 |
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GREEN
PLB 2224
Functional Description
Data Sheet
45
2002-06-03
Table 7
PBH Packet Length for Different crc_gen & pkt_padding Bits
3.3.6.3
CPU Port Tx
The CPU reads the packets being transmitted to the CPU Ports 26 and 27 using the
registers
“CMAC Data Register” on Page 167
,
“CMAC TX Register” on Page 169
and
“CMAC_TX1 Register” on Page 170
. The following protocol is used:
Poll CMAC Tx0 Register, bits ctx_cpu_pkt_rdy[27:26] to see if a packet available in
either of the CPU Tx ports.
Poll CMAC Tx0 Register , bits ctx_cpu_fifo_rdy[27:26] to see if data is available in
either of the Tx FIFOs.
Set either the cpu_txq_rd_req[1] or cpu_txq_rd_req[0] bit to 1 in the CMAC Tx0
Register indicating that the CPU wants to read the packet.
Read the packet header from the appropriate CMAC Tx register to retrieve information
such as packet length, and CRC status.
Read the packet data, 16-byte at a time from the CMAC Data Register using any of
the four base addresses and then wait for the ctx_cpu_fifo_rdy bit to be set to 1. If the
CPU reads from this register at a rate of 100 Mbit/s or less, then the ctx_cpu_fifo_rdy
bit need not be checked.
CPU can flush the CMAC Data Register for the Tx port it is currently reading by setting
the ctx_flush bit in the CMAC Tx0 Register.
3.3.7
MDIO Interface
The MDIO serial interface is used for communicating with the PHY device(s). Using this
interface, PLB 2224 can access the internal registers of the PHY devices.
3.3.7.1
Auto-Negotiation
PLB 2224 supports auto-negotiation on the 10/100 Mbit/s ports. Auto-negotiation on the
gigabit ports is supported when the GMII is selected. Using the MDIO interface
PLB 2224 can negotiate the link parameters – speed, duplex mode and pause_enable
(i.e., full-duplex flow control), and pause_augment (for gigabit speed only) by
understanding the status and capabilities of the PHY device and configure itself
appropriately.
crc_gen
e_cpu_pkt_padding
pbh pkt_len
0
0
actual packet
length
1
0
actual
packet
Lenght + 4
0
1
Packet Length
= 64 &
crc_gen set to
’1’ internally
1
1
Packet Length
= 64
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