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參數(shù)資料
| 型號(hào)： | PLB2224 |
| 英文描述： | 24+2G Switch On a Chip with Embedded Memory |
| 中文描述： | 24第二代開關(guān)與嵌入式內(nèi)存芯片 |
| 文件頁數(shù)： | 43/219頁 |
| 文件大小： | 2975K |
| 代理商： | PLB2224 |
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GREEN
PLB 2224
Functional Description
Data Sheet
43
2002-06-03
service count after a packet is transmitted by Tx. When requested it gives TX the next
pbnum of a packet from its corresponding egress queue.
Based on append requests from ARL, it establishes egress queue for each port. It
generates service count of a ingress packet. It sends congestion status to all the port
MAC for flow/congestion control. It schedules one packet from each port’s all available
queues to the corresponding port’s Tx.
3.3.6
Transmit Module (TX)
·The TX block generates requests to PQC when its transmit queue is ready to receive
new data. It Interfaces to GMAC & MAC, handling all signals in both Full Duplex (FD)
and Half Duplex (HD) modes of operation. Collisions are handled in 10/100 Mbit/s half
duplex mode of operation. it is capable of Inserting/deleting or modifying the VLAN tag/
priority to/from all frames based on Packet Header information and ARL indication in the
Queue header. It Interfaces with PQC to obtain first pbnum/tagging information/packet
length/Source PID for new frame to be transmitted. It Instructs PQC to release frames,
which have been transmitted.
μ
Controller Subsystem (CPU):
The CPU subsystem consist of a PCI v2.1 compliant interface, a Master-slave IIC
interface, A Motorola/Intel Generic Host interface (shared with PCI), A generic Packet
filter & configuration registers.The PCI port interfaces to the most popular 32-bit
processors with minimal or no glue logic. The generic interface supports 32-bit CPUs
with either multiplexed or de-multiplexed address and data.
The 32-bit CPU interface is a slave or target-only interface. In addition, a 2-wire master/
slave serial interface is provided. In the master mode, a serial enhanced expanded
programmable read-only memory (EEPROM) containing power-on configuration data
can be connected to this interface. In the slave mode, a CPU can be connected to
provide initialization and management functions. Only one interface (out of 32-bit
generic, 32-bit PCI, 2-wire serial master and 2-wire serial slave) can be active and must
be selected at reset via pinstrapping.
3.3.6.1
Receiving and Sending Packets from the CPU Port
The CPU port on the PLB 2224 is a logical port that can be accessed by one of the three
physical CPU interfaces – 32-bit PCI, 32-bit generic or 2-wire serial. Only one physical
interface is allowed in the system. This section describes the operation of the logical
interface, while the physical interfaces are described in the section titled CPU Interface
(
“CPU Interface” on Page 106
).
The logical CPU port has one receive and two transmit ports. The receive port is
identified as Port 26, and the transmit ports are identified as Ports 26 and 27. In keeping
with the terminology for the user ports, the CPU sends packets to the PLB 2224 Ethernet
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PDF描述 |
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| PLBYTEBLASTERCABLE | 60MHz, Rail-to-Rail Output, 1.9nV/rtHz, 1.2mA Op Amp Family; Package: SO; No of Pins: 8; Temperature Range: -40°C to +85°C |
| PLC01-6 | 60MHz, Rail-to-Rail Output, 1.9nV/rtHz, 1.2mA Op Amp Family; Package: SSOP; No of Pins: 16; Temperature Range: 0°C to +70°C |
| PLC03-6 | 500mA, 200MHz xDSL Line Driver in 16-Lead SSOP Package; Package: SSOP; No of Pins: 16; Temperature Range: -40°C to +85°C |
| LCO3-6 | Direct ProTek Replacement:PLC03-6 |
| PLC16V8H35N | Dual 500mA, Differential xDSL Line Driver in 28-Lead TSSOP Package; Package: TSSOP; No of Pins: 28; Temperature Range: 0°C to +70°C |
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參數(shù)描述 |
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