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參數(shù)資料
| 型號： | PLB2224 |
| 英文描述： | 24+2G Switch On a Chip with Embedded Memory |
| 中文描述： | 24第二代開關(guān)與嵌入式內(nèi)存芯片 |
| 文件頁數(shù)： | 36/219頁 |
| 文件大?。?/td> | 2975K |
| 代理商： | PLB2224 |
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GREEN
PLB 2224
Functional Description
Data Sheet
36
2002-06-03
3.3
Switch Controller
The Switch Controller performs a variety of functions, including packet data buffering,
address learning and resolution, managing packet buffer memory, packet queuing and
scheduling for transmission.
3.3.1
Packet Data Buffering
The PLB 2224 uses a combination of SRAM and EDRAM for packet storage. Every
incoming packet requires 12 byte of SRAM – 4 byte for PBH and 8 byte for the first chunk
of packet data. A total of 12 Kbyte of the SSRAM is reserved for this purpose. The
PLB 2224 allocates fixed, 1.5 Kbyte (1,536 byte) cells for storing packet data in the
EDRAM. The PLB 2224 architecture supports a maximum of K (1,024) packets.
The Switch Controller uses a link list mechanism to keep track of where the packets are
stored in the packet buffer memory. The packet link list buffer (PBLL) is maintained on-
chip and can store a total of 1K entries.
The PLB 2224 maintains read and write pointers to manage a total of 57 queues that are
on chip. The queues are:
26x2 = 52 variable length, unicast traffic queues for the 26 Ethernet ports, each with
two priorities – TxHQ and TxLQ.
2x2 = 4 variable length, unicast traffic queues for the two CPU transmit ports, each
with two priorities. CTxHQ and CTxLQ
One variable length queue to keep track of all free or unassigned pointers (FreeQ).
In addition, there are 28, 256-entry broadcast tables (BcastT), one per port, to keep track
of multiple destination packets (i.e., multicast, broadcast and unknown DA packets that
are destined for multiple ports).
These pointers point to the entries in the PBLL. As a packet arrives into the switch the
next available free entry (i.e., packet buffer number) in the PBLL gets assigned to that
packet and the read pointer for the FreeQ is updated. For single destination packets, the
write pointer of either the HIGH or LOW priority Tx queue of the destination port gets
updated. As packets are transmitted on to the link (or possibly dropped) from the
destination port queue, the corresponding read pointer for the Tx queue is updated; and
the packet buffer is returned back to the free packet buffer pool, and the write pointer for
the FreeQ is updated.
3.3.2
Address Resolution Logic (ARL)
The PLB 2224 supports auto-learning and auto-aging as configurable options. See bit
in_ma_en
in
“Chip Configuration Register” on Page 141
and
ma_freeze
and
ma_new_freeze
bits in
“Chip Configuration Register” on Page 141
. The ARL block
performs these functions.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PLBYTEBLASTERCABLE | 60MHz, Rail-to-Rail Output, 1.9nV/rtHz, 1.2mA Op Amp Family; Package: SO; No of Pins: 8; Temperature Range: -40°C to +85°C |
| PLC01-6 | 60MHz, Rail-to-Rail Output, 1.9nV/rtHz, 1.2mA Op Amp Family; Package: SSOP; No of Pins: 16; Temperature Range: 0°C to +70°C |
| PLC03-6 | 500mA, 200MHz xDSL Line Driver in 16-Lead SSOP Package; Package: SSOP; No of Pins: 16; Temperature Range: -40°C to +85°C |
| LCO3-6 | Direct ProTek Replacement:PLC03-6 |
| PLC16V8H35N | Dual 500mA, Differential xDSL Line Driver in 28-Lead TSSOP Package; Package: TSSOP; No of Pins: 28; Temperature Range: 0°C to +70°C |
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參數(shù)描述 |
|---|---|
| PLB2224EV1.3 | 制造商:Rochester Electronics LLC 功能描述: |
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