參數(shù)資料
型號(hào)： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁(yè)數(shù)： 85/700頁(yè)
文件大小： 25742K
代理商： PEF22554E
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Data Sheet
175
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description T1/J1
from pin XDI is optionally stored in the transmit elastic buffer. The memory is organized as the receive elastic
buffer. Programming of the transmit buffer size is done by SIC1.XBS(1:0) (SIC1_T):
XBS(1:0) = 00
B: bypass of the transmit elastic buffer
XBS(1:0) = 01
B: one frame buffer or 193 bits Maximum of wander amplitude (peak-to-peak): (1 UI = 648 ns)
System interface clocking rate: modulo 2.048 MHz: Maximum of wander: 70 UI in channel translation mode 0
Maximum of wander: 45 UI in channel translation mode 1 System interface clocking rate: modulo 1.544 MHz:
Maximum of wander: 74 UI average delay after performing a slip: 96 bits
XBS(1:0) = 10
B: two frame buffer or 386 bits System interface clocking rate: modulo 2.048 MHz: 142 UI in
channel translation mode 0 78 UI in channel translation mode 1 System interface clocking rate: modulo
1.544 MHz: Maximum of wander: 140 UI average delay after performing a slip: 193 bits
XBS(1:0) = 11
B: short buffer or 96 bits: System interface clocking rate: modulo 2.048 MHz: Maximum of
wander: 28 UI in channel translation mode 0; channel translation mode 1 not supported System interface
clocking rate: modulo 1.544 MHz: Maximum of wander: 38 UI average delay after performing a slip: 48 bits
The functions of the transmit buffer are:
Clock adoption between system clock (SCLKX/R) and internally generated transmit route clock (XCLK) or
externally sourced TCLK.
Compensation of input wander and jitter.
Frame alignment between system frame and transmit route frame
Reporting and controlling of slips
Writing of received data from XDI is controlled by SCLKX/R and SYPX/XMFS in combination with the programmed
offset values for the transmit time slot/clock slot counters. Reading of stored data is controlled by the clock
generated by DCO-X circuitry or the externally generated TCLK and the transmit framer. With the de-jittered clock
data is read from the transmit elastic buffer and are forwarded to the transmitter. Reporting and controlling of slips
is automatically done according to the receive direction. Positive/negative slips are reported in interrupt status bits
ISR4.XSP and ISR4.XSN.
A reinitialization of the transmit memory is done by reprogramming the transmit time slot counter XC1 and with the
next SYPX pulse. After that, this memory has its optimal start position.
The frequency of the working clock for the transmit system interface is programmable by SIC1.SSC(1:0) and
SIC2.SSC2 in a range of 1.544 to 12.352 MHz/2.048 to 16.384 MHz, see Table 61. Generally the data or marker
on the system interface are clocked off or latched on the rising or falling edge of the SCLKX clock, controlled by
SIC3.RESX and SIC4.SYPXCE (SIC3_T, SIC4_T). Some clocking rates allow transmission of time slots/marker
in different channel phases. Each channel phase which shall be latched on ports XDI and XP(A:B) is
programmable by bits SIC2.SICS(2:0), the remaining channel phases are cleared or ignored respectively.
The following table gives an overview of the transmit buffer operating modes (SIC1_T).
5.3
Signaling Controller (T1/J1)
The signaling controller can be programmed to operate in various signaling modes. The QuadFALC
TM performs
the following signaling and data link methods.
5.3.1
HDLC or LAPD Access (T1/J1)
The QuadFALC
TM offers three independent HDLC/BOM controller for each of the four channels. All of them
provide the following features:
Receive FIFO for each channel, configurable up to 128 bytes, see also Chapter 3.4.3
Table 49
Transmit Buffer Operating Modes (T1/J1)
SIC1.XBS(1:0)
Buffer Size
TS Offset Programming
Slip Performance
00
Bypass
Enabled
No
11
Short buffer
Disabled
Yes
01
1 frame
Enabled
Yes
10
2 frames
Enabled
Yes
相關(guān)PDF資料
PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PEF22554E-V2.1 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160
PEF22554EV2.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554EV21 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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