參數資料
型號： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁數： 495/700頁
文件大?。?/td> 25742K
代理商： PEF22554E
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QuadFALCTM
PEF 22554 E
T1/J1 Registers
Data Sheet
544
Rev. 1.2, 2006-01-26
Global Clock Mode Register 6
Note: Write operations to GCM5 and GCM6 initiate a PLL reset if the asynchronous interface is selected (IM(1:0)
= 0xB) and if the “flexible master clocking mode” is selected (GCM2.VFREQ_EN = 1B), see Chapter 3.4.6.1.
Flexible Clock Mode Settings
If “flexible master clock mode” is used (VFREQ_EN = 1B), the according register settings can be calculated as
follows (a windows-based program for automatic calculation is available, see Chapter 13.3. For some of the
standard frequencies see the table below.
1. The master clock MCLK must be in the following frequency range:
1.02 MHz
≤ f
MCLK ≤ 20 MHz
2. Generally the PLL of the master clocking unit includes an input divider with a dividing factor PLL_M +1 and a
feedback divider with a dividing factor 4 x (PLL_N +1). So it generates a clock
f
PLL of about
f
PLL = fMCLK x 4 x (PLL_N +1) / (PLL_M +1) ,.
3. The selection of PLL_N and PLL_M must be done in the following way:
The PLL frequency
f
PLL must be in the following range:
200 MHz
≤ f
PLL ≤ 300 MHz
The combinations of the values PLL_M and PLL_M must fulfill the equations:
2 MHz
≤ f
MCLK / (PLL_M +1) ≤ 6 MHz if PLL_N is in the range 25 to 63.
5 MHz
≤ f
MCLK / (PLL_M +1) ≤ 15 MHz if PLL_N is in the range 1 to 24.
4. The selection of PHSN_T1 and PHSX_T1 must be done in such a manner that the frequency for the receiver
f
RX_T1 has nearly the value 16 x fDATA_T1 x (1 + 100 ppm) = 24.7064 MHz:
f
RX_T1 = fPLL / {PHSN_T1 + (PHSX_T1 / 6)} .
GCM2.PHSDEM, GCM2.PHSDIR, GCM2.PHSDS, PC5.PHDSX and PC5.PHDSR must be left to 0B.
5. To bring the “characteristic T1 frequency”
f
outT1 exact to 16 x fDATA_T1 = 24.70400 MHz a correction value
PHD_T1 is necessary:
PHD_T1 = round (12288 x { [PHSN_T1 + (PHSX_T1 / 6)] - [
f
PLL /16 x fDATA_T1] }) .
GCM6_T
Offset
Reset Value
Global Clock Mode Register 6
0097H
00H
Field
Bits
Type
Description
PLL_N
5:0
rw
PLL Dividing Factor N
For details see calculation formulas below.
000001B 1
..........B ,
111111B 63
相關PDF資料
PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
相關代理商/技術參數
參數描述
PEF22554E-V2.1 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160
PEF22554EV2.1-G 功能描述:網絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554EV21 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1-G 功能描述:網絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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