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參數(shù)資料
| 型號： | PEF22554E |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PBGA160 |
| 封裝： | GREEN, PLASTIC, QFP-144 |
| 文件頁數(shù)： | 58/700頁 |
| 文件大小： | 25742K |
| 代理商： | PEF22554E |
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QuadFALC
TM
PEF 22554 E
Functional Description E1
Data Sheet
150
Rev. 1.2, 2006-01-26
4.5.1.1
Remote Defect Indication RDI (E1)
In E1 mode, Remote Defect Indication (RDI) is performed by the QuadFALC
TM in compliance with ITU-T G.775
chapters 6.1 and 6.2 were the criteria for detection and clearance is described, see Table 40.
Controlling of the number (z) of multiframe periods or double frame periods is done by the register bits
RDICR.RDIS(1:0) and RDICR.RDIC(1:0).
Detection of RDI is shown in the status register bit FRS1.RDI. Note that FRS1.RDI is a status bit, not an interrupt
status bit.
4.5.2
Automatic Modes (E1)
In E1 mode the following automatic modes are performed by the QuadFALC
TM :
Automatic remote alarm access: If the receiver has lost its synchronization a remote alarm can be sent
automatically, if enabled by bit FMR2.AXRA to the distant end. The remote alarm bit is set automatically in the
outgoing data stream, if the receiver is in asynchronous state (FRS0.LFA bit is set). In synchronous state the
remote alarm bit is removed.
Automatic E-bit access: By setting bit XSP.AXS status information of received submultiframes is automatically
inserted at the E-bit position of the outgoing CRC Multiframe without any further interventions of the
microprocessor.
Automatic AIS to system interface: In asynchronous state the synchronizer enforces an AIS to the receive
system interface automatically. However, received data can be switched through transparently, if bit
FMR2.DAIS is set.
Automatic clock source switching (see also : In slave mode (LIM0.MAS = 0) the DCO-R synchronizes to the
recovered route clock. In case of loss-of-signal (LOS) the DCO-R switches to Master mode automatically. If bit
CMR1.DCS is set, automatic switching from the recovered route clock to SYNC is disabled. See also Table 16.
Automatic transmit clock switching, see Chapter 3.7.3.
Automatic freeze signaling: Updating of the received signaling information is controlled by the freeze signaling
status. The freeze signaling status is automatically activated if a loss-of-signal or a loss of CAS multiframe
alignment or a receive slip occurs. The internal signaling buffer RS(16:1) is frozen. Optionally automatic freeze
signaling is disabled by setting bit SIC3.DAF.
Automatic local and remote loop switching based on In-Band loop codes, see Chapter 4.5.6.
4.5.3
Error Counter (E1)
The QuadFALC
TM offers six error counters where each of them has a length of 16 bit. They record code violations,
framing bit errors, CRC4-bit errors and CRC4 error events which are flagged in the different S
a6-bit combinations
or the number of received multiframes in asynchronous state or the change of frame alignment (COFA). Counting
of the multiframes in the asynchronous state and the COFA parameter is done in a 6/2 bit counter and is shared
with CEC3L/H. Each of the error counters is buffered. Buffer updating is done in two modes:
One-second accumulation
On demand by handshake with writing to the DEC register
In the one-second mode an internal/external one-second timer updates these buffers and resets the counter to
accumulate the error events in the next one-second period. The error counter cannot overflow. Error events
occurring during an error counter reset are not lost.
4.5.4
Errored Second (E1)
The QuadFALC
TM supports the error performance monitoring by detecting the following alarms or error events in
the received data: framing errors, CRC errors, code violations, loss of frame alignment, loss-of-signal, alarm
indication signal, E-bit error, receive and transmit slips. With a programmable interrupt mask register ESM all these
alarms or error events can generate an errored second interrupt (ISR3.ES) if enabled.
4.5.5
One-Second Timer (E1)
A one-second timer interrupt can be generated internally to indicate that the enabled alarm status bits or the error
counters have to be checked. The one-second timer signal is output on port SEC/FSC if configured: For
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
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參數(shù)描述 |
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