參數資料
型號： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁數： 572/700頁
文件大?。?/td> 25742K
代理商： PEF22554E
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Data Sheet
613
Rev. 1.2, 2006-01-26
QuadFALCTM
PEF 22554 E
T1/J1 Registers
Interrupt Status Register 1
All bits are reset when ISR1 is read. If bit GCR.VIS is set, interrupt statuses in ISR1 are flagged although they are
masked by register IMR1. However, these masked interrupt statuses neither generate a signal on INT (or INT1,
INT2), nor are visible in register GIS. See Chapter 3.4.4.
ISR1_T
Offset
Reset Value
Interrupt Status Register 1
xx69H
00H
Field
Bits
Type
Description
CASE
7
r
Transmit CAS Register Empty
In ESF format this bit is set with the beginning of a transmitted multiframe
related to the internal transmitter timing. In F12 and F72 format this
interrupt occurs every 24 frames to inform the user that new bit robbing
data may be written to the XS(12:1) registers. This interrupt is generated
only if the serial signaling access on the system highway is not enabled.
RDO
6
r
Receive Data Overflow - HDLC Channel 1
This interrupt status indicates that the external micro controller did not
respond fast enough to an RPF or RME interrupt and that data in RFIFO
has been lost. Even when this interrupt status is generated, the frame
continues to be received when space in the RFIFO is available again.
Note: Whereas the bit RSIS.RDO in the frame status byte indicates
whether an overflow occurred when receiving the frame currently
accessed in the RFIFO, the ISR1.RDO interrupt status is generated
as soon as an overflow occurs and does not necessarily pertain to
the frame currently accessed by the processor.
ALLS
5
r
All Sent - HDLC Channel 1
This bit is set if the last bit of the current frame has been sent completely
and XFIFO is empty. This bit is valid in HDLC mode only.
XDU
4
r
Transmit Data Underrun - HDLC Channel 1
Transmitted frame was terminated with an abort sequence because no
data was available for transmission in XFIFO and no XME was issued.
Note: Transmitter and XFIFO are reset and deactivated if this condition
occurs. They are reactivated not before this interrupt status register
has been read. Thus, XDU should not be masked by register IMR1.
Additionally, CMDR.SRES must be set after XDU occurs to reset
the transmit signaling controller.
XMB
3
r
Transmit Multiframe Begin
This bit is set with the beginning of a transmitted multiframe related to the
internal transmit line interface timing.
相關PDF資料
PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
相關代理商/技術參數
參數描述
PEF22554E-V2.1 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160
PEF22554EV2.1-G 功能描述:網絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554EV21 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1-G 功能描述:網絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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