參數(shù)資料
型號(hào)： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁(yè)數(shù)： 693/700頁(yè)
文件大?。?/td> 25742K
代理商： PEF22554E
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QuadFALC
TM
PEF 22554 E
Functional Description E1/T1/J1
Data Sheet
92
Rev. 1.2, 2006-01-26
Figure 12 shows the message structure of the QuadFALC
TM. The SCI interface uses HDLC frames for
communication. The HDLC flags mark beginning and end of all messages.
Figure 12
SCI Message Structure of QuadFALC
TM
Every write into or read from a register of the QuadFALC
TM is initiated by a command message CMD from the Host
(microcontroller) and is then confirmed by an acknowledge message ACK from the QuadFALC
TM if the automatic
acknowledgement is set (bit ACK_EN, see Table 9). Read commands are always confirmed, independent on the
bit ACK_EN.
The frame structure of this messages are shown in Figure 13.
In general the LSB of every byte is transmitted first and lower bytes are transmitted before higher bytes (regarding
the register address)
Source and destination addresses are 8 bits long. Only the first 6 bits are really used for addressing. The bit C/R
(Command/Response) distinguishes between a command and a response. The bit MS (Master/Slave) is 0
B for all
Slaves and 1
B for all masters, see Table 9 and Figure 13
The source address is defined by pinstrapping of A5 to A0 after reset, but other values can be configured by
programming the SCI configuration register.
The payload of the write CMD includes two control bits (MSBs of the payload), which distinguish between the
different types of commands, see Table 8, the 14 bit wide register address and the 8 bit wide data whereas the
read CMD payload includes only the control bits and the register address. Register addresses can be either
QuadFALC
TM register addresses or SCI configuration register addresses. Because of the address space of the
QuadFALC
TM, only 10 LSBs of the 14 bit address are used in the QuadFALCTM. The 4 MSBs are ignored
The payload of the read ACK includes the content of the register (one byte) in addition to the payload of the write
ACK.
The Frame Check Sequence FCS has 16 bits and is build (or checked) over the address and payload according
to ISO 3309-1984.
The Read Status Byte RSTA of the acknowledge message shows the status of the received message and is built
by the SCI interface of the QuadFALC
TM, see Figure 15 and Table 7.
The destination address in the ACK message is always the source address of the corresponding CMD (the
address of the micro controller), see Figure 14, because no CMD messages will be sent by the QuadFALC
TM SCI
interface
HOST
QFALC
CMD
ACK
QFALCv3_SCI_message_structure
相關(guān)PDF資料
PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
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參數(shù)描述
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PEF22554EV2.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554EV21 制造商:Rochester Electronics LLC 功能描述:- Bulk
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