參數(shù)資料
型號： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁數(shù)： 133/700頁
文件大?。?/td> 25742K
代理商： PEF22554E
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QuadFALC
TM
PEF 22554 E
Functional Description T1/J1
Data Sheet
218
Rev. 1.2, 2006-01-26
idle channel code programmed in register IDLE is transmitted to the remote end in the corresponding PCM route
time slot.
For the time slot test, sending sequences of test patterns like a 1 kHz check signal should be avoided. Otherwise
an increased occurrence of slips in the tested time slot disturbs testing. These slips do not influence the other time
slots and the function of the receive memory. The usage of a quasi-static test pattern is recommended.
Figure 96
Channel Loop-Back (T1/J1)
5.7.6
Alarm Simulation (T1/J1)
Alarm simulation does not affect the normal operation of the device, i.e. all time slots remain available for
transmission. However, possible
real alarm conditions are not reported to the processor or to the remote end when
the device is in the alarm simulation mode.
The alarm simulation is initiated by setting the bit FMR0.SIM. The following alarms are simulated:
Loss-Of-Signal (LOS, red alarm)
Alarm indication signal (AIS, blue alarm)
Loss of pulse frame
Remote alarm (yellow alarm) indication
Receive and transmit slip indication
Framing error counter
Code violation counter
CRC6 error counter
Some of the above indications are only simulated if the QuadFALC
TM is configured in a mode where the alarm is
applicable.
The alarm simulation is controlled by the value of the alarm simulation counter: FRS2.ESC which is incremented
by setting bit FMR0.SIM.
Clearing of alarm indications:
Automatically for LOS, remote (yellow) alarm, AIS, and loss of synchronization and
User controlled for slips by reading the corresponding interrupt status register ISR3.
Error counter have to be cleared by reading the corresponding counter registers.
Is only possible at defined counter steps of FRS2.ESC. For complete simulation (FRS2.ESC = 0), eight simulation
steps are necessary.
5.7.7
Single Bit Defect Insertion (T1/J1)
Single bit defects can be inserted into the transmit data stream for the following functions:
FAS defect, multiframe defect, CRC defect, CAS defect, PRBS defect and bipolar violation.
Defect insertion is controlled by register IERR.
ITS09747
RDO
XDI
RCLK
RL1
RL2
XL1
XL2
IDLE Code
Framer
Trans.
Framer
Rec.
Store
Elast.
Store
Elast.
MUX
Recovery
Data
Clock +
相關(guān)PDF資料
PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PEF22554E-V2.1 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160
PEF22554EV2.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554EV21 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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