參數(shù)資料
型號(hào)： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁(yè)數(shù)： 27/700頁(yè)
文件大小： 25742K
代理商： PEF22554E
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QuadFALC
TM
PEF 22554 E
Functional Description E1/T1/J1
Data Sheet
122
Rev. 1.2, 2006-01-26
The DCO-X is equivalent to the DCO-R so that the principle for its configuration is the same, see Figure 27 and
The DCO-X reference clock is monitored: If one, two or three clock periods of the 2.048 MHz (1.544 MHz in T1/J1
mode) clock at SCLKX are missing the DCO-X regulates its output frequency. If four or more clock periods are
missing
The DCO-X circuitry is automatically centered to the nominal frequency of 16 x f
DATA if the center function of
DCO-X is enabled by CMR2.DCOXC = 1.
The actual DCO-X output frequency is “frozen” if the center function of DCO-R is disabled by
CMR2.DCOXC = 0.
The jitter attenuated clock is output on pin XCLK if the transmit jitter attenuator is enabled, see multiplexer “H” in
The transmit jitter attenuator can be disabled. In that case data is read from the transmit elastic buffer with the
clock sourced on pin TCLK, see multiplexer “H” in Figure 33. Synchronization between SCLKX and TCLK has to
be done externally.
In the loop-timed clock configuration (LIM2.ELT) the DCO-X circuitry generates a transmit clock which is frequency
synchronized on RCLK, see Figure 35 and multiplexers “G” and “F” in Figure 33. In this configuration the transmit
elastic buffer has to be enabled.
Figure 35
Clocking and Data in Remote Loop Configuration
3.7.5
Programmable Pulse Shaper and Line Build-Out
The transmitter includes a programmable pulse shaper to generate transmit pulse masks according to:
For T1: FCC68; ANSI T1. 403 1999, figure 4; ITU-T G703 11/2001, figure 10 (for different cable lengths), see
Figure 126 and Figure 37 for measurement configuration were R
load = 100
For E1: ITU-T G703 11/2001, figure 15 (for 0 m cable length) see Figure 125; ITU-T G703 11/2001, figure 20
(for DCIM mode), see Figure 36 for measurement configuration were R
load = 120 or Rload = 75
The transmit pulse shape (U
PULSE) is programmed either
By the registers XMP(2:0) compatible to the QuadFALC, see Table 27 and Table 28, if the register bit
XPM2.XPDIS is cleared, see XPM2_E
Pulse
Shaper,
LBO
Framer
and
Encoder
XDATA
XCLK
XL2/XDON
DCO-X
MCLK
Ot lFALC
t l
l ki
Transmit Line
Interface
Master
Clocking Unit
DAC
DR
XL1/XDOP/XOID
G
H
E
F
%
SCLKR
TCLK
SCLKX
recovered
receive clock
Equalizer
Clock &
Data
Recovery
Framer
and
Decoder
RL1/RDIP/ROID
RL2/RDIN/RCLKI
ReceiveLine
Interface
DPLL
JATT
Buffer
RDATA
Automatic Transmit
Clock Switching
from
DCO-R
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PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
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參數(shù)描述
PEF22554E-V2.1 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160
PEF22554EV2.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554EV21 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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