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參數(shù)資料
| 型號： | NS32FV16-25 |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Advanced Imaging/Communication Signal Processors |
| 中文描述： | 16-BIT, 50 MHz, MIXED DSP, PQCC68 |
| 封裝： | PLASTIC, LCC-68 |
| 文件頁數(shù)： | 34/102頁 |
| 文件大小： | 1053K |
| 代理商： | NS32FV16-25 |
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3.0 Functional Description
(Continued)
TL/EE/11267–21
FIGURE 3-8. Return from Interrupt (RETI) Instruction Flow:
Direct-Exception Mode Disabled
3.2.3 Maskable Interrupts
The INT pin is a level-sensitive input. A continuous low level
is allowed for generating multiple interrupt requests. The in-
put is maskable, and is therefore enabled to generate inter-
rupt requests only while the Processor Status Register I bit
is set. The I bit is automatically cleared during service of an
INT or NMI request, and is restored to its original setting
upon return from the interrupt service routine via the RETT
or RETI instruction.
The INT pin may be configured via the SETCFG instruction
as either Non-Vectored (CFG Register bit I
e
0) or Vec-
tored (bit I
e
1).
3.2.3.1 Non-Vectored Mode
In the Non-Vectored mode, an interrupt request on the INT
pin will cause an Interrupt Acknowledge bus cycle, but the
CPU will ignore any value read from the bus and use instead
a default vector of zero. This mode is useful for small sys-
tems in which hardware interrupt prioritization is unneces-
sary.
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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