參數(shù)資料
型號: MPC509
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: Highly Integrated, Low-Power, 32-Bit Microcontroller
中文描述: 32-BIT, RISC MICROCONTROLLER, PQFP16
文件頁數(shù): 209/300頁
文件大?。?/td> 3744K
代理商: MPC509
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MPC509
USER’S MANUAL
PERIPHERAL CONTROL UNIT
Rev. 15 June 98
MOTOROLA
6-7
interrupt controllers in the system are read and combined before it is determined which
interrupt in the system needs servicing.
6.5.2 Interrupt Sources
Sources of interrupt requests to the interrupt controller include the periodic interrupt
timer (PIT), two L-bus interrupt request sources, and the IRQ[0:6] interrupt request
pins. The request levels of PIT interrupts, IMB2 interrupts, and external IRQ[0:2] inter-
rupts are assigned by programming the PITQIL register. The request levels of IRQ[3:6]
external interrupts are assigned fixed values, as explained below.
CAUTION
Be sure the EE (external interrupt enable) bit in the MSR is cleared
before changing the masks of any on- or off-chip interrupt sources or
before negating any interrupt sources. (On-chip interrupt masks are
the IRQENABLE register and the PIE bit in the PICSR.)
6.5.2.1 External Interrupt Requests
The levels of the IRQ[0:2] interrupt request pins are assigned by programming the PIT-
QIL. The remaining interrupt request pins have fixed values. IRQ3 always generates
a level 6 interrupt request; IRQ4 generates a level 8 interrupt request; IRQ5 generates
a level 10 interrupt request; and IRQ6 always generates a level 12 interrupt request.
6.5.2.2 Periodic Interrupt Timer Interrupts
The periodic interrupt timer (PIT) is a 16-bit counter that generates an interrupt when-
ever it counts down to zero, provided PIT interrupts are enabled. The PITIRQL (PIT
interrupt request level) field in the PITQIL register assigns the interrupt request level
for PIT interrupts. Refer to
5.7.3 Periodic Interrupt Timer (PIT)
for details of PIT
operation.
6.5.2.3 Interrupt Request Multiplexing
The IMB2 has ten lines for interrupt support: eight interrupt request lines (IRQ[0:7])
from the interrupting modules and two multiplexer control inputs (ILBS[0:1]). This
scheme enables the peripheral control unit to transfer up to 32 levels of interrupt
requests to the interrupt controller.
When the four-to-one multiplexing scheme is used, the IMB2 IRQ lines update eight of
the 32 bits of the IRQPEND register during each clock cycle. A maximum latency of
four clock cycles and an average latency of two clock cycles result before the interrupt
request can reach the interrupt controller.
Figure 6-3
illustrates the timing for the four-to-one multiplexing scheme.
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PDF描述
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