參數(shù)資料
型號: MPC509
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: Highly Integrated, Low-Power, 32-Bit Microcontroller
中文描述: 32-BIT, RISC MICROCONTROLLER, PQFP16
文件頁數(shù): 191/300頁
文件大?。?/td> 3744K
代理商: MPC509
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MPC509
USER’S MANUAL
SYSTEM INTERFACE UNIT
Rev. 15 June 98
MOTOROLA
5-97
The SIU enters internal reset flow when an internal reset request is issued due to one
of the following causes: loss of clock, loss of PLL lock, software watchdog time-out,
entry into checkstop state, or assertion of a JTAG reset request. If the source of reset
is either loss of oscillator or loss of clock, the SIU resets the clocks and the PLL imme-
diately. For other reset sources, the SIU does not reset the clocks or the PLL.
When the internal reset request signal is asserted, the SIU attempts to complete the
current transaction on the external bus before placing the chip (except clocks and PLL)
in reset. The SIU requests the L-bus and I-bus and removes the qualified bus grant
from the EBI to make sure that no new transaction is started.
The SIU waits for 32 clock cycles (after internal reset request is asserted) or for the
EBI to indicate that the SIU is idle, whichever occurs first. Then the SIU asserts
RESETOUT and internal reset. RESETOUT and internal reset will be driven out to put
the chip into reset. Four clock cycles after the assertion of RESETOUT, all mode select
pins will be sampled except V
DDSN
, DSCK and MODCLK pins which are sampled at
the rising edge of RESETOUT.
RESETOUT is held for a minimum of 17 clock cycles. After the 17 clock cycles, the
state of data bus configuration bit 19 determines when RESETOUT is released.
If the PLL is operating in 1:1 mode or the data bus configuration bit 19 is cleared,
RESETOUT is released when the phase-locked loop (PLL) is locked.
If data bus configuration bit 19 is set and the PLL is not operating in 1:1 mode,
RESETOUT is released as soon as the 17 clock cycles have finished.
Internal reset is released when RESETOUT is released; however, the internal buses
are not released until 17 clocks after RESETOUT is negated.
If an external reset is asserted any time during this process, the external reset flow
begins.
5.8.2.3 Reset Behavior for Different Clock Modes
Table 5-47
summarizes the conditions under which internal reset is released for each
clock mode.
Table 5-47 Reset Behavior for Different Clock Modes
Clock Mode
V
DDSN
MODCLK
Internal DATA19 = 1 at Reset
Internal DATA19 = 0 at Reset
Release internal reset when PLL
is locked and 17 clocks after
RESET is negated OR when
time-out value in the time base
register has expired (whichever
occurs first)
Normal
operation
1
1
Release internal reset 17 clocks
after RESET is negated
1:1 mode
1
0
Release internal reset when PLL is locked and 17 clocks after
RESET is negated
Release internal reset 17 clocks after RESET is negated
Release internal reset 17 clocks after RESET is negated
SPLL bypass mode
Special test mode
0
0
1
0
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MPC509AU 功能描述:多路器開關 IC 4-Ch Diff-Input Analog Mult RoHS:否 制造商:Texas Instruments 通道數(shù)量:1 開關數(shù)量:4 開啟電阻(最大值):7 Ohms 開啟時間(最大值): 關閉時間(最大值): 傳播延遲時間:0.25 ns 工作電源電壓:2.3 V to 3.6 V 工作電源電流: 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:UQFN-16