參數(shù)資料
型號： MPC509
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： Highly Integrated, Low-Power, 32-Bit Microcontroller
中文描述： 32-BIT, RISC MICROCONTROLLER, PQFP16
文件頁數(shù)： 171/300頁
文件大?。?/td> 3744K
代理商： MPC509
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MPC509
USER’S MANUAL
SYSTEM INTERFACE UNIT
Rev. 15 June 98
MOTOROLA
5-77
and the reference clock.
This difference results in either an increase or decrease in the
VCO output frequency.
5.6.5.2 Reduced Frequency Divider (RFD[0:3])
The RFD bits control a prescaler at the output of the PLL. The reset state of the RFD
bits is 0x3, which divides the output of the VCO by eight.
These bits can be changed without affecting the PLL’s VCO, i.e., no re-lock delay is
incurred. All changes in frequency are synchronized to the next falling edge of the cur-
rent system clock.
Table 5-35
summarizes the possible values for the RFD bits.
These bits can be read at any time. They should be written only when the system PLL
lock status bit (SPLS) is set. Writing the RFD bits, especially to 0x0, when the PLL is
not locked can cause the clock frequency to surpass the system operating frequency.
Software is responsible for monitoring the SPLS bit and preventing a write to RFD[0:3]
while the PLL is out of lock.
The RFD bits should always be written to a value of 0x1 or greater before changing
the MF bits to ensure the system frequency does not exceed the system’s design mar-
gin since the VCO overshoots in frequency as it tries to compensate for the change in
frequency. The RFD bits should be changed to their final value only after the MF bits
have been written to their final value and PLL lock at the new frequency has been
established. For example, to change from the default system frequency to 16 MHz,
Table 5-35 Reduced Frequency Divider Bits
RFD Field
(Binary)
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Divider
1
2
4
8
16
32
64
128
256
512
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